Esercizio 15descrizione VHDL behavioral di una macchina a tre stati e testbench (tema d'esame settembre 2025)

Esame

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Testo (tema d'esame settembre 2025, esercizio 3 della parte di pratica). 1) Proporre una descrizione VHDL di tipo behavioral del circuito il cui diagramma degli stati è riportato in figura. Usare D-FF positive edge triggered con reset asincrono come elementi di memoria [NB: non è richiesta la sintesi]. 2) Creare un testbench che faccia arrivare il sistema nello stato C con il minor numero possibile di transizioni.

Diagramma (dalla figura del tema): macchina di Moore con tre stati, uscita scritta nel cerchio: $A/0$ (stato iniziale, freccia con "Reset = 0"), $B/0$ , $C/1$ ; ingresso a un bit;

$A\xrightarrow{0}A$ e $A\xrightarrow{1}B$ ;
$B\xrightarrow{1}B$ e $B\xrightarrow{0}C$ ;
$C\xrightarrow{1}B$ e $C\xrightarrow{0}A$ .

Teoria usata: VHDL - macchine a stati finiti e testbench sequenziale, VHDL - latch, flip-flop e reset sincrono e asincrono.

Passo 1: lettura del diagramma

Moore: l'uscita è dentro lo stato ( $Y=1$ solo in $C$ ), quindi il process dell'uscita ha solo state nella lista di sensibilità.
Significato: $A$ = "l'ultimo bit non ha avviato una sequenza"; $B$ = "l'ultimo bit è stato $1$ "; $C$ = "ultimo bit $0$ dopo un $1$ ", cioè la macchina riconosce la sequenza $10$ (con sovrapposizioni: da $C$ un $1$ riparte da $B$ ).
Il reset: la freccia iniziale è etichettata "Reset = 0": si legge come reset attivo basso (con reset_n = '0' lo stato diventa $A$ ), asincrono come richiesto dal tema. Se invece il reset fosse attivo alto basta cambiare la condizione del process.

Tabella (stato futuro per ingresso $x=0$ / $x=1$ ):

stato	uscita $y$	$x=0$	$x=1$
$A$	0	$A$	$B$
$B$	0	$C$	$B$
$C$	1	$A$	$B$

Passo 2: descrizione behavioral

vhdl

library IEEE;
use IEEE.std_logic_1164.all;

entity fsm_abc is
  port ( clk, reset_n : in  std_logic;
         x            : in  std_logic;
         y            : out std_logic );
end fsm_abc;

architecture beh of fsm_abc is
  type state_type is (A, B, C);
  signal state, next_state : state_type;
begin
  -- D-FF positive edge triggered con reset asincrono (attivo basso)
  state_register : process (clk, reset_n)
  begin
    if reset_n = '0' then
      state <= A;
    elsif clk'event and clk = '1' then
      state <= next_state;
    end if;
  end process;

  -- stato futuro
  next_state_comb : process (state, x)
  begin
    case state is
      when A =>
        if x = '1' then next_state <= B; else next_state <= A; end if;
      when B =>
        if x = '1' then next_state <= B; else next_state <= C; end if;
      when C =>
        if x = '1' then next_state <= B; else next_state <= A; end if;
    end case;
  end process;

  -- uscita di Moore
  output_comb : process (state)
  begin
    case state is
      when C      => y <= '1';
      when others => y <= '0';
    end case;
  end process;
end beh;

Note: la sintesi non è richiesta, quindi non conta come si codificano gli stati. Ogni ramo assegna next_state: nessuna memoria involontaria.

Passo 3: testbench che porta il sistema in $C$

Percorso più breve. Da $A$ (stato dopo il reset) per arrivare in $C$ bisogna passare da $B$ (l'unico arco entrante in $C$ parte da $B$ ): la sequenza minima è $x=1$ (A $\to$ B) seguito da $x=0$ (B $\to$ C): 2 transizioni, 2 cicli di clock. Non esistono percorsi più brevi.

vhdl

library IEEE;
use IEEE.std_logic_1164.all;

entity tb_fsm_abc is
end tb_fsm_abc;

architecture test of tb_fsm_abc is
  signal clk, reset_n, x, y : std_logic;
  constant PERIOD : time := 10 ns;
begin
  DUT : entity work.fsm_abc(beh) port map (clk, reset_n, x, y);

  generate_clock : process
  begin
    clk <= '1'; wait for PERIOD/2;
    clk <= '0'; wait for PERIOD/2;
  end process;

  apply_inputs : process
  begin
    reset_n <= '0'; x <= '0';          -- reset: stato A
    wait for 3*PERIOD/2;               -- 15 ns, sul fronte di discesa
    reset_n <= '1';
    x <= '1';                          -- 1 -> A passa a B al fronte di salita di 20 ns
    wait for PERIOD;
    x <= '0';                          -- 0 -> B passa a C al fronte di salita di 30 ns
    wait for PERIOD;                   -- 35 ns: la macchina è in C
    assert y = '1' report "il sistema non è nello stato C" severity error;
    std.env.stop;
  end process;
end test;

Evoluzione: $t=15$ ns reset rilasciato e $x=1$ ; a $20$ ns stato $B$ ( $y=0$ ); a $25$ ns $x=0$ ; a $30$ ns stato $C$ ( $y=1$ ): a $35$ ns l'assert verifica $y=1$ .

Errori comuni

Leggere "Reset = 0" come reset attivo alto: la freccia indica la condizione che porta nello stato iniziale.
Descrivere l'uscita come dipendente da $x$ : è Moore.
Testbench con più transizioni del necessario (per esempio passando da $A$ con $x=0$ ): la richiesta era il percorso minimo.
Cambiare $x$ sul fronte di salita del clock.

Versione ripasso

Testo. Moore $A/0$ , $B/0$ , $C/1$ : $A\xrightarrow{0}A$ , $A\xrightarrow{1}B$ , $B\xrightarrow{1}B$ , $B\xrightarrow{0}C$ , $C\xrightarrow{1}B$ , $C\xrightarrow{0}A$ ; D-FF PET con reset asincrono; testbench che porta in $C$ con il minimo di transizioni.
Lettura: riconosce la sequenza $10$ (uscita 1 in $C$ ); "Reset = 0": reset attivo basso.
Codice: type state_type is (A,B,C); process 1: if reset_n='0' then state<=A; elsif clk'event and clk='1' then state<=next_state;; process 2 case; process 3 process(state): y<='1' in C.
Testbench: reset $15$ ns, x<='1' per un ciclo ( $A\to B$ ), x<='0' per un ciclo ( $B\to C$ ): 2 transizioni; assert y='1' a $35$ ns (VHDL - macchine a stati finiti e testbench sequenziale).
Errori: reset attivo alto; Moore con ingresso; percorso non minimo.

Esercizio 15descrizione VHDL behavioral di una macchina a tre stati e testbench (tema d'esame settembre 2025)

Passo 1: lettura del diagramma

Passo 2: descrizione behavioral

Passo 3: testbench che porta il sistema in CCC

Errori comuni

Teoria collegata

Passo 3: testbench che porta il sistema in $C$