Esercizio 22quiz su latch, flip-flop, temporizzazione e macchine a stati (temi d'esame 2022-2026)

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Teoria usata: Elementi di memoria - latch SR, latch D e flip-flop DUn circuito sequenziale ha uscite che dipendono da ingressi e stato (memoria); è un circuito combinatorio con elementi di memoria in retroazione; stato presente = uscite dei FF, stato futuro = ingressi dei FF. Sincrono (clock) o asincrono. Latch SR (NOR): S=1,R=0 set; S=0,R=1 reset; 00 memoria; 11 proibito. Latch D: C=1 trasparente (Q=D), C=0 memoria, sensibile al livello. Flip-flop D edge-triggered = due latch D in cascata (master-slave) con clock opposti: cambia solo sul fronte attivo e non è trasparente. Si assume D flip-flop positive-edge-triggered.Elementi di memoria - latch SR, latch D e flip-flop D →, Temporizzazione dei flip-flop - setup, hold e frequenza massima di clockUn flip-flop memorizza il dato corretto solo se l'ingresso è stabile per $t_s$ (setup) prima e $t_h$ (hold) dopo il fronte di clock; l'uscita cambia dopo il tempo di propagazione $t_{pd,FF}$ dal fronte. In un circuito sincrono il periodo deve soddisfare $T\ge t_{pd,FF}+t_{COMB}+t_{s,FF}+t_{slack}$, quindi $f_{max}=1/T_{min}$; abbassare la frequenza risolve le violazioni di setup. Il vincolo di hold $t_{pd,FF,min}+t_{COMB,min}\ge t_h$ non dipende dal clock (e non si risolve rallentandolo). Il clock skew modifica i vincoli.Temporizzazione dei flip-flop - setup, hold e frequenza massima di clock →, Analisi delle reti sequenziali - tabella e diagramma degli stati, Mealy e MooreAnalizzare una rete sequenziale sincrona significa ricavare, dal circuito, le equazioni di ingresso dei flip-flop (stato futuro) e dell'uscita, la tabella degli stati ($2^{m+n}$ righe per $m$ FF e $n$ ingressi), il diagramma degli stati (cerchi = stati, frecce = transizioni con ingresso/uscita) e la simulazione temporale. Mealy: uscita funzione di stato e ingresso (scritta sulle frecce, può cambiare tra due fronti di clock); Moore: uscita funzione del solo stato (scritta nel cerchio, cambia solo al fronte). Due stati sono equivalenti se danno le stesse uscite e portano a stati equivalenti: si fondono per ridurre i FF.Analisi delle reti sequenziali - tabella e diagramma degli stati, Mealy e Moore →, Sintesi delle reti sequenziali - riconoscitore di sequenza e codifica degli statiSintesi di una rete sequenziale sincrona: specifiche $\to$ diagramma degli stati $\to$ tabella (riduzione degli stati equivalenti) $\to$ codifica binaria degli stati $\to$ scelta del FF (D PET) $\to$ equazioni di ingresso dei FF e delle uscite $\to$ minimizzazione $\to$ circuito e verifica. Lo stato riassume la parte di storia utile; per i riconoscitori si ha uno stato per ogni prefisso riconosciuto, riusando gli stati (sovrapposizioni). Reset: stato iniziale noto. Codifica Gray (numero minimo di FF) vs 1-hot (un FF per stato, logica più semplice): per il riconoscitore 1101 Gray costa circa la metà.Sintesi delle reti sequenziali - riconoscitore di sequenza e codifica degli stati →.

Macchine a stati e circuiti sequenziali

Latch e flip-flop

Setup e hold

Calcolo: frequenza massima del riconoscitore 1101

Realizzazione con codifica Gray del riconoscitore $1101$ (Sintesi delle reti sequenziali - riconoscitore di sequenza e codifica degli statiSintesi di una rete sequenziale sincrona: specifiche $\to$ diagramma degli stati $\to$ tabella (riduzione degli stati equivalenti) $\to$ codifica binaria degli stati $\to$ scelta del FF (D PET) $\to$ equazioni di ingresso dei FF e delle uscite $\to$ minimizzazione $\to$ circuito e verifica. Lo stato riassume la parte di storia utile; per i riconoscitori si ha uno stato per ogni prefisso riconosciuto, riusando gli stati (sovrapposizioni). Reset: stato iniziale noto. Codifica Gray (numero minimo di FF) vs 1-hot (un FF per stato, logica più semplice): per il riconoscitore 1101 Gray costa circa la metà.Sintesi delle reti sequenziali - riconoscitore di sequenza e codifica degli stati →): $D_A=AB+BX$, $D_B=X$, $Z=A\overline B\,X$. Ritardi: FF D: $t_{pd}=0{,}4$ ns, $t_s=0{,}15$ ns; porta AND a 2 ingressi $0{,}2$ ns, OR a 2 ingressi $0{,}2$ ns. Il cammino critico verso un ingresso $D$ parte dall'uscita $A$ o $B$ di un FF: per $D_A$ attraversa una AND e la OR: $t_{COMB}=0{,}2+0{,}2=0{,}4$ ns ($D_B=X$ non ha logica). Periodo minimo, senza margine: $$T_{min}=0{,}4+0{,}4+0{,}15=0{,}95\ \mathrm{ns},\qquad f_{max}=\frac{1}{0{,}95\ \mathrm{ns}}\approx1{,}05\ \mathrm{GHz}.$$ Con un margine $t_{slack}=0{,}1$ ns: $T=1{,}05$ ns, $f\approx952$ MHz. L'uscita $Z$ è di Mealy e non va a un FF: il suo ritardo non entra nel vincolo di setup. Se i FF avessero $t_h=0{,}3$ ns, bisognerebbe verificare $t_{pd,\min}+t_{COMB,\min}\ge t_h$: con $D_B=X$ (nessuna logica) il percorso più corto è determinato dal solo ingresso.

Errori comuni

• Scambiare setup e hold, o dire che hold si risolve con un clock più lento.
• Dire che una Mealy ha l'uscita sincrona al clock: può cambiare tra due fronti.
• Confondere numero di stati e numero di flip-flop: dipende dalla codifica.
• Dimenticare $t_{pd,FF}$ nel conto del periodo minimo.