Latch e flip-flop

Una rete sequenziale ha uscite che dipendono dagli ingressi e dalla storia passata, riassunta in uno stato memorizzato. La memoria si ottiene con la retroazione: l'uscita di una porta rientra come ingresso. L'elemento base memorizza un bit.

Latch SR

Due porte NOR incrociate: $Q = \overline{R + \overline{Q}}$, $\overline{Q} = \overline{S + Q}$.

Con porte NAND si ottiene lo stesso circuito con ingressi attivi bassi ($\overline{S}$, $\overline{R}$).

Latch abilitati dal clock

Per far cambiare lo stato solo in momenti precisi si aggiunge un ingresso di abilitazione, collegato al clock $C$: gli ingressi $S$ e $R$ passano attraverso due AND con $C$.

Latch D (data): un solo ingresso, $S = D$ e $R = \overline{D}$, così lo stato proibito non può presentarsi.

• $C = 1$: il latch è trasparente, $Q$ segue $D$;
• $C = 0$: $Q$ resta all'ultimo valore.

Problema: mentre $C = 1$ ogni variazione di $D$ arriva all'uscita. In un circuito con retroazione (uscita che, attraverso una rete combinatoria, torna all'ingresso) il valore può cambiare più volte nello stesso ciclo.

Flip-flop D

Cambia stato solo sul fronte del clock (di salita o di discesa). Realizzazione master-slave: due latch D in cascata con clock opposti.

• $C = 1$: il master è trasparente e segue $D$; lo slave è bloccato.
• Quando $C$ scende: il master si blocca e lo slave copia il suo valore.

Risultato: $Q$ prende il valore che $D$ aveva all'istante del fronte, e resta fermo per tutto il ciclo.

$$Q_{t+1} = D_t$$

Vincoli di temporizzazione: $D$ deve essere stabile per un tempo di setup prima del fronte e per un tempo di hold dopo; l'uscita cambia dopo il ritardo clock-uscita.

Flip-flop JK e T

Il JK è un SR in cui la combinazione 11 fa commutare lo stato invece di essere proibita: $Q_{t+1} = J\overline{Q_t} + \overline{K}Q_t$.

Il flip-flop T (toggle) è un JK con $J = K = T$: se $T = 1$ commuta a ogni fronte, se $T = 0$ mantiene. $Q_{t+1} = T \oplus Q_t$. È la base dei contatoriRegistro parallelo a n bit con caricamento abilitato; banco dei registri con due porte di lettura e una di scrittura; registri a scorrimento; contatori sincroni e asincroni (ripple), contatore modulo N con esempio svolto.Registri e contatori →.

Clock e periodo minimo

In un sistema sincrono tutti i flip-flop ricevono lo stesso clock. Tra due flip-flop c'è una rete combinatoria: il segnale deve attraversarla prima del fronte successivo.

$$T_{clock} \ge t_{clk \to Q} + t_{combinatoria,\max} + t_{setup}$$

Esempio: $t_{clk\to Q} = 50$ ps, percorso combinatorio più lento 800 ps, setup 30 ps → $T \ge 880$ ps, frequenza massima $\approx 1{,}14$ GHz. Questo è il motivo per cui la PipelineIdea della catena di montaggio; pipeline a 5 stadi IF, ID, EX, MEM, WB; tempo di ciclo, tempo per n istruzioni in una pipeline a k stadi e speedup con esempi svolti; registri di pipeline; scrittura e lettura dei registri nello stesso ciclo; limiti (stadi sbilanciati, hazard).Pipeline → spezza il percorso combinatorio in stadi più corti.

Errori tipici

• Confondere latch (sensibile al livello del clock) e flip-flop (sensibile al fronte).
• Dimenticare che nel latch SR la combinazione $S = R = 1$ non è ammessa.