Lezione 1Panoramica del corso di architettura

Data: 3 ottobre 2016 · Durata: 1:21:58
Fonte: Videolezione: Architettura degli Elaboratori, UniPD, a.a. 2016-17 (canale ufficiale Math UniPD)

Argomenti trattati

• 0:07 — Presentazione del corso; modalità d'esame del 2016-17: scritto obbligatorio, orale facoltativo, due compitini
• 13:00 — Organizzazione: orari, laboratori, materiale
• 19:00 — Sommario degli argomenti
• 22:02 — Struttura del calcolatore: architettura di von Neumann
• 27:02 — Gerarchia di memoria: cache, memoria principale, memoria secondaria (paragone: frigorifero, ripostiglio, garage)
• 40:01 — Memoria interna (RAM statica e dinamica) ed esterna
• 47:01 — Moduli di I/O e interruzioni
• 53:02 — Reti combinatorie e sequenziali, in breve
• 1:00:01 — Aritmetica del calcolatore e rappresentazione dei numeri
• 1:07:02 — Linguaggio macchina e insieme delle istruzioni
• 1:13:05 — CPU, pipeline (paragone: artigiano e catena di montaggio) e architetture RISC
• 1:20:00 — Processori multicore

Teoria

• Architettura e organizzazione di un calcolatoreDifferenza tra architettura (ciò che vede il programmatore) e organizzazione (come è realizzata); struttura e funzione; le quattro funzioni e i quattro componenti; macchina di von Neumann e IAS; generazioni tecnologiche e legge di Moore.Architettura e organizzazione di un calcolatore → — paragrafo "Macchina di von Neumann"
• Gerarchia di memoria e principio di localitàCaratteristiche delle memorie (posizione, capacità, unità di trasferimento, metodo di accesso, prestazioni, volatilità); compromesso costo-capacità-velocità e gerarchia a livelli; località temporale e spaziale con esempi; hit, miss e tempo medio di accesso con calcolo svolto.Gerarchia di memoria e principio di località →
• PipelineIdea della catena di montaggio; pipeline a 5 stadi IF, ID, EX, MEM, WB; tempo di ciclo, tempo per n istruzioni in una pipeline a k stadi e speedup con esempi svolti; registri di pipeline; scrittura e lettura dei registri nello stesso ciclo; limiti (stadi sbilanciati, hazard).Pipeline → — paragrafo "L'idea"
• Architetture RISC e CISCMotivazioni del CISC (divario semantico) e dati sull'esecuzione dei programmi; caratteristiche delle architetture RISC; finestre di registri; allocazione dei registri con colorazione di un grafo; confronto e situazione attuale (MIPS, ARM, x86).Architetture RISC e CISC →
• Processori superscalari e multicoreParallelismo a livello di istruzione: processori superscalari, esecuzione fuori ordine, ridenominazione dei registri contro WAR e WAW, speculazione; limiti dell'ILP e della frequenza (consumo); multithreading, multicore e coerenza delle cache; acceleratori.Processori superscalari e multicore →