Esercizio 23timer, calcolo di prescaler e registro di match, modalità toggle (temi d'esame febbraio 2023, 2004 e novembre 2020)

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Teoria usata: Timer - prescaler, compare, capture e watchdogUn timer è un contatore binario di periodi di clock: $f_{cont}=f_{clk}/PSC$ ($PSC$ = fattore del prescaler). In modalità compare/match genera un evento (interruzione, reset del conteggio, azione su un pin) quando il conteggio raggiunge il registro di match: per un evento ogni $T$ servono $N=T,f_{clk}/PSC\le2^{16}$ conteggi, e si prende il minimo $PSC$ (massima risoluzione). Con uscita in modo toggle la frequenza dell'onda quadra è metà di quella degli eventi, il duty-cycle 50%. In modalità capture il valore del contatore, salvato a due fronti, dà il periodo: $T=C_2-C_1$ (corretto anche con un overflow), risoluzione $1/f_{clk}$. Il watchdog reinizializza il sistema se non viene azzerato in tempo.Timer - prescaler, compare, capture e watchdog →, Microcontrollori STM32 - clock, timer, ADC e codice HALI µC STM32 (core ARM Cortex-M) del corso si configurano con la libreria HAL: si riempiono strutture C (...InitTypeDef) con valori simbolici e si chiamano funzioni di libreria. Clock (STM32F334R8): oscillatore esterno HSE 8 MHz × PLL (MUL9) = SYSCLK 72 MHz (massimo); AHB ÷1, APB1 ÷2 (36 MHz), APB2 ÷1 (72 MHz); clock dell'ADC = clock del bus ÷ divisore (÷6 → 12 MHz). Timer in PWM: $f=f{clk}/((PSC+1)(Period+1))$, Pulse = duty $\times$ conteggi. Toggle: onda quadra a metà della frequenza di match. ADC: SAR a 12 bit, conversioni injected avviate da un trigger del timer, lettura con interruzione.Microcontrollori STM32 - clock, timer, ADC e codice HAL →, Modulazione PWM - duty-cycle, risoluzione e demodulazioneLa PWM trasferisce un segnale modulante $V^$ nella larghezza degli impulsi di un'onda quadra a frequenza fissa: con duty-cycle $d=t_1/T$ e livelli $\pm\frac E2$ la media è $V_{med}=(d-\frac12)E=E,\frac{V^}{V_p}$. L'informazione sta nel valor medio; il resto dello spettro (armoniche della portante) si elimina con un passa-basso (demodulazione). Il modulatore digitale è un timer: contatore + comparatore, $N=f_{clk}/f_{PWM}$ conteggi per periodo, risoluzione $n=\log_2N$ bit (massima frequenza per $n$ bit: $f_{clk}/2^n$), registro di compare = duty-cycle. Servono almeno 8 bit per evitare cicli limite.Modulazione PWM - duty-cycle, risoluzione e demodulazione →.

(i) 16 MHz, 100 Hz

Conteggi totali $N_{tot}=\frac{16\ \text{MHz}}{100\ \text{Hz}}=160\,000$. Il contatore è a 16 bit ($\le65536$).

• (a) Massima risoluzione = massimo numero di conteggi per periodo = minimo prescaler: $PSC=\lceil\frac{160000}{65536}\rceil=\lceil2{,}44\rceil=\mathbf3$ e match $\frac{160000}3=53333{,}3\to\mathbf{53333}$ ($\texttt{0xD055}$). Frequenza ottenuta $\frac{16\ \text{MHz}}{3\cdot53333}=100{,}0006$ Hz (errore relativo $6\cdot10^{-6}$).
• (b) Errore nullo: serve $PSC\cdot N=160000$ esatto. $160000=2^8\cdot5^4$: con $PSC=3$ no (160000 non è multiplo di 3), $PSC=4$ sì: $N=\frac{160000}4=\mathbf{40000}$ ($\texttt{0x9C40}$): $f=\frac{16\text{ MHz}}{4\cdot40000}=100$ Hz esatti (a spese della risoluzione: 40000 conteggi invece di 53333).

(ii) Interrupt periodici a 10 MHz

Con 20 MHz e 15 ms: $N_{tot}=300\,000$, $PSC=\lceil4{,}58\rceil=5$ e match $=\frac{300000}5=60000=\texttt{0xEA60}$ (esatto). Risoluzione temporale (distanza tra due incrementi del contatore) $=\frac{PSC}{f_{clk}}=\frac5{20\text{ MHz}}=\mathbf{0{,}25\ \mu s}$.

(iii) Toggle

• (a) Prescaler 0 (divisione 1): la frequenza di conteggio è quella del clock del timer: 32 MHz.
• (b) SYNCPER $=\texttt{0x4572}=17778$ è il periodo di conteggio: gli eventi di compare avvengono a $\frac{32\ \text{MHz}}{17778}=1800$ Hz. In modalità toggle a ogni evento l'uscita cambia livello: il periodo dell'onda è il doppio, quindi $f=\frac{1800}2=\mathbf{900\ Hz}$.
• (c) Con il toggle gli intervalli alto e basso sono uguali: duty-cycle 50%.

(iv) PWM a 20 MHz

• (a) Con 10 bit per il duty-cycle servono $2^{10}=1024$ conteggi per periodo: $f_{PWM,max}=\frac{20\ \text{MHz}}{1024}=\mathbf{19{,}53\ kHz}$.
• (b) Per $f\simeq8$ kHz con risoluzione $\ge10$ bit: conteggi per periodo $\frac{20\text{ MHz}}{8\text{ kHz}}=2500$ ($\log_22500=11{,}3$ bit) con $PSC=1$. Per avere esattamente 8 kHz e risoluzione più vicina possibile a 10 bit conviene $PSC=2$ e $N=\frac{20\text{ MHz}}{2\cdot8\text{ kHz}}=1250$ ($\log_21250=10{,}29$ bit): $PSC=\mathbf{0x0002}$. (Se invece si fissa $N=1024$ esatti, 10 bit, e si cerca il prescaler che dà la frequenza più vicina a 8 kHz: $PSC=2\to9{,}77$ kHz, $PSC=3\to6{,}51$ kHz; il più vicino a 8 kHz è $PSC=3$: così nella prova del 2004 con valore $\texttt{0x0003}$.)
• (c) $D=0{,}3$ con $N=1250$: $0{,}3\cdot1250=375=\mathbf{0x0177}$; con $N=1024$: $0{,}3\cdot1024=307{,}2\to307=\texttt{0x0133}$.

Errori comuni

• Non prendere il minimo prescaler (si perde risoluzione).
• Confondere gli eventi (a 1800 Hz) con l'onda in toggle (900 Hz).
• Dimenticare il vincolo di larghezza del prescaler (8 bit: massimo 255).
• Usare $f_{clk}/PSC$ senza dividere ancora per i conteggi $N$.
• Prendere "errore nullo" come "massima risoluzione": sono obiettivi diversi, qui 3 contro 4.