Esercizio 31sistema di controllo di un ascensore con microcontrollore a 8 bit (tema d'esame 18 luglio 2006)

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Teoria usata: ADC e DAC - risoluzione, SNR, ENOB ed erroriUn convertitore a $n$ bit con fondo scala $FSR$ ha risoluzione $LSB=FSR/2^n$; il codice vale $C=\mathrm{round}(V/LSB)$ e la tensione corrispondente è $V=C\cdot LSB$ con incertezza $\pm\frac12LSB$ (errore di quantizzazione). Con un modello a rumore uniforme di potenza $LSB^2/12$ il SNR di una sinusoide a fondo scala è $6{,}02,n+1{,}76$ dB; dal SNR misurato si ricava il numero di bit efficaci $ENOB=\frac{SNR-1{,}76}{6{,}02}$. Gli errori reali (offset, guadagno, INL, DNL, missing code) abbassano l'accuratezza. Accuratezza ≠ precisione: alta accuratezza implica alta precisione, non viceversa.ADC e DAC - risoluzione, SNR, ENOB ed errori →, Architetture di ADC e DACADC flash: $2^n-1$ comparatori in parallelo, il più veloce (GS/s) ma costoso, $n<10$. A gradinata/a rampa: contatore + DAC (o rampa) + comparatore, $T_{conv}\le2^n$ cicli di clock (lentissimo). SAR: ricerca binaria con DAC e comparatore, $T_{conv}=(n+1)$ cicli: il più usato nei µC. Sigma-delta: ADC a 1 bit + DAC a 1 bit in retroazione e filtro digitale, sovracampionamento (molti bit, banda ridotta). Multistadio/pipeline: più ADC a pochi bit in serie; la pipeline triplica (con 3 stadi) la frequenza di conversione. DAC: a resistenze pesate, a traliccio R-2R ($V_o=-V_{ref},C/2^n$, corrente costante), a voltage scaling (monotono), seriale.Architetture di ADC e DAC →, Regolatori PI e PID digitaliIl PI digitale è $y(k)=k_p,e(k)+y_I(k)$ con $y_I(k)=k_I',e(k)+y_I(k-1)$ e $k_I'=k_iT_c$ (con una MAC bastano 3 cicli). Nel PID la derivata si calcola come $\frac{k_d}{T_c}[e(k)-e(k-1)]$ ed è sensibile al rumore: si usa la versione filtrata $y_d(k)=\frac{k_d}{T_c+\tau_L}[e(k)-e(k-1)]+\frac{\tau_L}{T_c+\tau_L}y_d(k-1)$ o una media su più campioni. Con la saturazione dell'attuatore serve l'anti-wind-up: $|y_I|\le L(k)=Y_{max}-|k_pe(k)|$. Il controllo dead-beatcontrollo che porta l'errore a zero in un numero finito di passi (predittivo) azzera l'errore in un numero finito di passi ma è poco usato in industria.Regolatori PI e PID digitali →, Sistemi di interruzioni - latenza, nesting e sostenibilitàCon $N$ sorgenti, ciascuna ISR $i$ ha durata $T_{d,i}$ (spesso già comprensiva della latenza intrinseca $T_{LI}$ e dell'istruzione in corso) e periodo minimo $T_{p,i}$. Condizione necessaria: $\sum_iT_{d,i}/T_{p,i}<1$ (la percentuale di impegno della CPU è la somma). Condizione di intervallo per ogni $i$ (priorità 1 = massima): $T_{d,i}+\sum_{k<i}n_k,T_{d,k};[+\max(T_{RC},\max_{j>i}T_{d,j})\text{ senza nesting}]\le T_{p,i}$, con $n_k=\lceil T_{p,i}/T_{p,k}\rceil$. Latenza massima della priorità $n$: con nesting $T_{LI}+\sum_{i<n}T_{ex,i}$; senza nesting si aggiunge $\max_{j>n}T_{ex,j}$.Sistemi di interruzioni - latenza, nesting e sostenibilità →, Comunicazione seriale - UART, RS232, RS422 e RS485La trasmissione serialeche trasmette i bit uno dopo l'altro su una sola linea invia un bit alla volta su pochi fili. Asincrona (UART): senza clock comune, ogni dato è inquadrato da 1 bit di start, 5-8 bit di dati, parità opzionale e 1-2 bit di stop; per 8 bit di dati servono 10 bit sulla linea (efficienza 80%); tempo di bit $BT=1/bps$; il ricevitore campiona a $1{,}5,BT,2{,}5,BT,\dots$ dal fronte di start e tollera uno scostamento di frequenza di circa $\pm5{,}3%$ (o $4{,}6%$ con campionamento a 16×). Sincrona: il trasmettitore invia anche il clock (e il frame sync), efficienza 100%. Livelli fisici: RS232 ($\pm12$ V, 1 = $-12$ V), RS422/RS485 (differenziale, doppino, 10 Mbit/s su $<15$ m; RS485 multi-trasmettitore), loop di corrente 0-20 mA.Comunicazione seriale - UART, RS232, RS422 e RS485 →, Pipeline - accelerazione e conflittiLa pipeline divide l'esecuzione in $n$ stadi (fetch, decodifica, lettura, esecuzione, scrittura) che lavorano contemporaneamente su istruzioni diverse. Il clock è dettato dallo stadio più lento; a regime si completa un'istruzione per ciclo. Per $N$ istruzioni servono $(n+N-1),T_{clk}$: l'accelerazione rispetto al multiciclo tende a $n$ ma è sempre minore (riempimento, conflitti). I conflitti sono strutturali (stessa risorsa), sui dati (RAW...) e di controllo (salti): si risolvono con stalli (interlocking), bypass, sovrapposizione, riordino, salti ritardati. La latenza di una singola istruzione non diminuisce.Pipeline - accelerazione e conflitti →.

1. Misura della velocità

(a) A 2500 rpm la dinamo dà $\frac{2500}{1000}\cdot5=12{,}5$ V. Per sfruttare tutto il fondo scala dell'ADC (3 V) $A=\frac3{12{,}5}=\mathbf{0{,}24}$ V/V (un fondo scala usato pienamente massimizza il SNR: ADC e DAC - risoluzione, SNR, ENOB ed erroriUn convertitore a $n$ bit con fondo scala $FSR$ ha risoluzione $LSB=FSR/2^n$; il codice vale $C=\mathrm{round}(V/LSB)$ e la tensione corrispondente è $V=C\cdot LSB$ con incertezza $\pm\frac12LSB$ (errore di quantizzazione). Con un modello a rumore uniforme di potenza $LSB^2/12$ il SNR di una sinusoide a fondo scala è $6{,}02,n+1{,}76$ dB; dal SNR misurato si ricava il numero di bit efficaci $ENOB=\frac{SNR-1{,}76}{6{,}02}$. Gli errori reali (offset, guadagno, INL, DNL, missing code) abbassano l'accuratezza. Accuratezza ≠ precisione: alta accuratezza implica alta precisione, non viceversa.ADC e DAC - risoluzione, SNR, ENOB ed errori →). (b) Tensione del trasduttore $=\frac{\text{rpm}}{1000}\cdot5$; all'ingresso ADC $=0{,}24\cdot$ trasduttore; codice $=\mathrm{round}\big(\frac{V_{ADC}}{3}\cdot1024\big)$:

(c) Un LSB dell'ADC corrisponde a $\frac{2500\ \text{rpm}}{1024}=\mathbf{2{,}44\ rpm}$ (minima variazione rilevabile). (d) SAR a 10 bit al clock di 12 MHz: $\frac{n+1}{f}=\frac{11}{12\ \text{MHz}}=\mathbf{0{,}92\ \mu s}$.

2. Velocità lineare

(a) $n=2000$ rpm sul motore $\Rightarrow$ la puleggia gira a $\frac{2000}{100}=20$ rpm: $v=\pi\Phi\cdot\frac{20}{60}=\mathbf{1{,}05\ m/s}$. (b) $v=0{,}8$ m/s $\Rightarrow n_{motore}=\frac{0{,}8\cdot60\cdot100}{\pi\cdot1}=1527{,}9$ rpm $\to V_T=7{,}64$ V $\to V_{ADC}=1{,}833$ V $\to$ codice $\mathrm{round}\big(\frac{1{,}833}{3}\cdot1024\big)=626=\mathbf{0x272}$.

3. Regolatore PI a 8 bit

(a) 0.8 U: $0{,}523\cdot256=133{,}9\to134=\mathbf{0x86}=10000110_2$, errore $\frac{134}{256}-0{,}523=+4{,}4\cdot10^{-4}$; $0{,}012\cdot256=3{,}07\to3=\mathbf{0x03}=00000011_2$, errore $-2{,}8\cdot10^{-4}$ (è un errore relativo del 2,3%: il guadagno integrale $0{,}012$ è vicino al minimo rappresentabile $2^{-8}=0{,}0039$: Quantizzazione, fattori di scala e cicli limiteUn algoritmo di filtro o regolatore pensato per un processore ideale va adattato alla realtà: temporizzazionedistribuzione nel tempo delle operazioni di un algoritmo (l'algoritmo nella ISR dell'ADC, durata minore di $T_c$), acquisizione (condizionamento del segnale per sfruttare tutto il fondo scala dell'ADC), fattori di scala (normalizzazione intera o 1.15; evitare overflow), quantizzazione di ingresso, uscita, coefficienti e prodotti (sposta i poli, genera errori a regime e cicli limite). Una frequenza di campionamento troppo alta rende più critica la quantizzazione dei coefficienti: va scelta coerente con la lunghezza di parola.Quantizzazione, fattori di scala e cicli limite →). (d) Il guadagno integrale digitale è $k_I'=k_i\,T_c=\frac{k_i}{f_c}$: con $k_i=216\ \text{s}^{-1}$ e $k_I'=0{,}012$: $f_c=\frac{216}{0{,}012}=\mathbf{18{,}0\ kHz}$.

5. Trasmissione della velocità

(a) Il dato dell'ADC, normalizzato al fondo scala, corrisponde a $v_{max}=\pi\Phi\frac{2500/100}{60}=1{,}309$ m/s: $\mathbf{K=1{,}309}$ m/s (velocità lineare a fondo scala, 2500 rpm). (b) $\frac{0{,}356}{1{,}309}=0{,}272$; in 0.8 U: $0{,}272\cdot256=69{,}6\to70=\mathbf{01000110}_2$. (c) Per ogni byte: start, 8 dati, stop: 10 bit. (e) Il dato si produce a 18 kHz (la frequenza di campionamento) e la lista si svuota a 150 Hz: tra due svuotamenti si accumulano $\frac{18000}{150}=\mathbf{120}$ dati da 1 byte: 120 locazioni.

6. Interruzioni

(a) Percentuale di tempo dedicata all'esecuzione: $50\cdot5000+120\cdot100+135\cdot150=250\,000+12\,000+20\,250\ \mu\text{s/s}=\mathbf{28{,}2\%}$ ($0{,}25+0{,}012+0{,}020$). (c) Senza nesting la condizione più stringente è quella della ISR a priorità 1 (periodo $\frac1{5\text{ kHz}}=200\ \mu$s): $T_{d,1}+\max(T_{d,2},T_{d,3})\le200$ con $T_{d}=T_{ex}+T_{LI}+T_{IST}=T_{ex}+2$ e la ISR seriale la più lunga: $T_{ex,1}+2+135+2\le200\Rightarrow T_{ex,1}\le\mathbf{61\ \mu s}$. Scambiando le priorità di $ISR_{pulsanti}$ e $ISR_{seriale}$ il massimo delle durate sotto la priorità 1 è sempre 135: ancora 61 µs.

7. Conversione BCD

$c_1=1$, $c_2=3$ (tasto 13): r1 = c1<<3 = 8; r2 = c1<<1 = 2; r1 = 8+2 = 10 ($=c_1\cdot10$); r1 = 10+3 = 13. Alla fine: r1 $=00001101_2=13$ e r2 $=00000010_2$. Il codice calcola $10\,c_1+c_2=8c_1+2c_1+c_2$ con shift e somme (niente moltiplicazione). Tempo: 4 istruzioni a 1 ciclo ciascuna in una pipeline a regime: 4 cicli di $\frac1{12\ \text{MHz}}$: $\mathbf{0{,}33\ \mu s}$.

Errori comuni

• Dimenticare che 1000 rpm del motore non sono 1000 rpm della puleggia (riduttore 100).
• Calcolare $A$ senza considerare il massimo della dinamo (12,5 V): la tensione in ingresso ADC supererebbe $FSR$.
• Confondere il guadagno integrale analogico $k_i$ ($\text{s}^{-1}$) con il coefficiente digitale $k_I'=k_i/f_c$.
• Trascurare $T_{IST}$ e $T_{LI}$ nella condizione di intervallo (61 µs invece di 65).