Esercizio 9memorie esterne, wait-state, FLASH e cache (temi d'esame 2004, novembre 2020 e gennaio 2026)

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Teoria usata: Memorie esterne e cache - wait state e speed-upUna memoria con tempo di accesso $T_A$ è accessibile in $N$ cicli di clock se $T_A<N,T_{clk}$; altrimenti servono $N_w$ cicli di attesa (wait-state) con $T_A<(N+N_w)T_{clk}$. Un wait-state costa molto (+100% se $N=1$): spesso conviene abbassare il clock. La cache è una memoria piccola e veloce con le informazioni più richieste: se l'hit ratio è $h$, lo speed-up è $S=\dfrac{t_{acc}}{h,t_c+(1-h),t_{acc}}$ (massimo $t_{acc}/t_c$ per $h=1$, tipico $h\approx0{,}95$). Organizzazioni: a mappatura diretta (TAG, linea, word; la più semplice), associativaorganizzazione in cui ogni linea può stare in qualunque posizione della cache (qualunque linea ovunque, costosa), parzialmente associativa (più cache dirette in parallelo). Nei DSP la cache è spesso solo per le istruzioni.Memorie esterne e cache - wait state e speed-up →, Memorie - gerarchia, SRAM, DRAM, ROM e FLASHNei µC e DSP si usa solo memoria a stato solido ad accesso immediato, interna (on chip) o esterna. Parametri: dimensione, velocità (tempo di accesso, latenza, banda), consumo, integrazione. La memoria è gerarchica (registri → cache → SRAM interna → esterna) grazie alla localitàtendenza dei programmi a riusare gli stessi dati e a usare dati vicini in memoria spaziale e temporale. Tipi: SRAM (veloce, 4-6 transistori per cella, volatile, nessun refresh), DRAM (carica in un MOS, serve il refresh, più densa e a minor consumo), ROM/OTP/EPROM/EEPROM e FLASH (gate flottante: scrittura per elettroni caldi, cancellazione per effetto tunnel, solo per blocchi, $>10^5$ cicli). Una "RAM" è qualunque memoria con tempo di accesso indipendente dalla posizione.Memorie - gerarchia, SRAM, DRAM, ROM e FLASH →.

(i) 2048 locazioni a 32 bit

• Dimensione: $2048\cdot\frac{32}8=2048\cdot4=\mathbf{8192}$ byte.
• $T_{clk}=\frac1{33\text{ MHz}}=30{,}3$ ns. La memoria è accessibile in $N=1$ ciclo se $T_A<T_{clk}$: $50>30{,}3$, no. Con un wait-state $T_A<2\cdot30{,}3=60{,}6$ ns ✓. Quindi 1 wait-state (il rapporto $\frac{50}{30{,}3}=1{,}65$ chiede 2 cicli totali).
• Massimo clock a 1 ciclo: $T_{clk}>50$ ns, cioè $f_{clk}<\frac1{50\text{ ns}}=\mathbf{20\ MHz}$.

(ii) 8192 locazioni a 32 bit

• Dimensione: $8192\cdot4=\mathbf{32768}$ byte (32 kbyte).
• $T_{clk}=\frac1{300\text{ MHz}}=3{,}33$ ns: $\frac6{3{,}33}=1{,}8\Rightarrow$ 1 wait-state ($2\cdot3{,}33=6{,}67>6$ ns).
• Massimo clock a 1 ciclo: $\frac1{6\text{ ns}}=\mathbf{166{,}7\ MHz}$.
• Con IW da 16 bit: $\frac{32768\text{ byte}}{2\text{ byte}}=\mathbf{16384}$ istruzioni.
• FLASH: programmabile una sola volta — No; programmabile e cancellabile all'infinito — No (oltre $10^5$ cicli); cancellabile solo per blocchi — Sì.

(iii) Wait-state o clock più lento

Con $T_{clk}=25$ ns e $T_A=30$ ns serve un wait-state: ogni accesso dura $2\cdot25=50$ ns, il doppio (penalità del 100% sugli accessi). Portando $T_{clk}=33$ ns, $T_A=30<33$ ✓ senza attese: l'accesso dura 33 ns invece di 25: penalità del 32%. La seconda scelta è migliore per il tempo di accesso, ma rallenta anche le istruzioni che non usano la memoria (il clock cala del 24%): la convenienza dipende dalla frazione di accessi in memoria.

(iv) Cache

• $h=0{,}95$: tempo apparente $0{,}95\cdot10+0{,}05\cdot50=9{,}5+2{,}5=12$ ns; $S=\frac{50}{12}=\mathbf{4{,}17}$ (massimo $50/10=5$).
• $S=4$: $\frac{50}{10h+50(1-h)}=4\Rightarrow10h+50-50h=12{,}5\Rightarrow40h=37{,}5\Rightarrow h=\mathbf{0{,}9375}$.
• $T_{ciclo}=q\,T_{clk}+(1-q)\big(h\,t_c+(1-h)t_{acc}\big)$ con $q=0{,}4$ (tempo senza accessi): $=0{,}4\cdot5+0{,}6\,(0{,}95\cdot5+0{,}05\cdot40)=2+0{,}6\cdot6{,}75=\mathbf{6{,}05}$ ns, contro $0{,}4\cdot5+0{,}6\cdot40=26$ ns senza cache.

(v) Cache a mappatura diretta

Indirizzo a 16 bit: $B+L+W=16$ con $W=2$, $L=6$: $B=16-6-2=\mathbf8$ bit di TAG. La sezione DATA contiene $2^L=64$ linee da $2^W=4$ parole: 256 parole. La sezione TAG contiene un TAG per linea: $64\cdot8=\mathbf{512}$ bit. L'accesso: il campo linea (6 bit) indirizza DATA e TAG; il TAG letto (8 bit) è confrontato con i 8 bit alti dell'indirizzo: se uguali, hit e la parola è scelta dal campo word (2 bit); altrimenti miss.

(vi) Vero o falso

• a. Falso: una OTP (PROM) è una memoria a fusibili, strutturalmente diversa dalla FLASH (gate flottante).
• b. Falso: la cancellazione usa l'effetto tunnel; l'iniezione di elettroni caldi serve alla scrittura.
• c. Falso: la scrittura usa gli elettroni caldi (si è scambiato con b).
• d. Falso: la SRAM ha 4 o 6 transistori per bit, la FLASH uno solo (con gate flottante).
• e. Vero: la SRAM perde i dati senza alimentazione.
• f. Vero: la DRAM conserva il bit come carica che si disperde e va rinfrescata (periodo dell'ordine del ms).

Errori comuni

• Confrontare $T_A$ con $T_{clk}$ ignorando $N$ (il numero di cicli previsti per l'accesso).
• Dimenticare che 1 wait-state con $N=1$ raddoppia il tempo di accesso.
• Calcolare lo speed-up senza usare l'hit ratio.
• Scambiare scrittura e cancellazione della FLASH, o credere che si possa cancellare cella per cella.