Invertitore CMOS - caratteristica di trasferimento statica

L'invertitore (inverter, in alcuni testi invertitore) è la porta logica di base: per i livelli (Segnali digitali, livelli logici e margini di rumoreUn segnale digitale assume un insieme finito di valori (di solito due: bit, tipicamente 0 V e V_DD); con N bit si distinguono 2^N livelli. Il valore logico di un'uscita è garantito sopra V_OH (uno) e sotto V_OL (zero); un ingresso è letto come uno sopra V_IH e come zero sotto V_IL, con intervalli di ingresso più larghi di quelli di uscita. I margini di rumore sono NM_H = V_OH − V_IH e NM_L = V_IL − V_OL. La caratteristica di trasferimento statica (VTC) ha la soglia logica V_M (V_out = V_in); V_IL e V_IH sono i punti a pendenza −1. La proprietà rigenerativa (pendenza alta nella zona di transizione, guadagno maggiore di 1) ripulisce il segnale a ogni stadio ed è legata alla bistabilità della coppia di inverter in retroazione. Altre figure di merito: fan-in, fan-out, tempi di propagazione, potenza, costo.Segnali digitali, livelli logici e margini di rumore →) fornisce $V_{out}=\overline{V_{in}}$. In logica CMOS è formato da un p-MOS tra $V_{DD}$ e l'uscita e da un n-MOS tra l'uscita e massa; i gate sono collegati all'ingresso, i drain all'uscita, a cui si collega la capacità di carico $C_L$ (intrinseca dei transistor più estrinseca delle porte pilotate). I transistor sono quelli di Il transistor MOS come interruttore - soglia, caratteristiche e capacitàIl MOS ha quattro terminali (gate, source, drain, bulk); il bulk dell'n-MOS va a massa, quello del p-MOS a V_DD. Il canale esiste (inversione) per V_GS > V_T nell'n-MOS (V_T > 0) e per V_GS < V_T nel p-MOS (V_T < 0). La soglia cresce in modulo con la tensione di source rispetto al bulk (effetto body): V_T = V_T0 + γ(√|−2Φ_F+V_SB| − √|2Φ_F|). Corrente: lineare per V_DS < V_GS − V_T, I_D = k'(W/L)[(V_GS−V_T)V_DS − V_DS²/2]; saturazione per V_DS > V_GS − V_T, I_D = (k'/2)(W/L)(V_GS−V_T)²(1+λV_DS). In digitale il transistor è un interruttore con resistenza equivalente R_eq ∝ 1/Z (Z = W/L) e capacità di gate C_g = C_ox W L, di drain e source ∝ W. Raddoppiando Z la resistenza dimezza e le capacità raddoppiano.Il transistor MOS come interruttore - soglia, caratteristiche e capacità →.

Analisi del primo ordine

Se i transistor sono interruttori ideali:

• $V_{in}=V_{DD}$: n-MOS acceso (resistenza $R_n$), p-MOS spento. L'uscita è collegata a massa: $V_{out}=V_{OL}=0$.
• $V_{in}=0$: p-MOS acceso ($R_p$), n-MOS spento. L'uscita è collegata a $V_{DD}$: $V_{out}=V_{OH}=V_{DD}$.

Conseguenze (proprietà della logica CMOS complementare): l'escursione è completa ($0\ldots V_{DD}$), quindi margini di rumore elevati; i livelli sono indipendenti dalle dimensioni dei transistor; in condizioni stazionarie esiste sempre un cammino a bassa resistenza verso massa o $V_{DD}$ (bassa impedenza di uscita) e non esiste mai un cammino diretto tra $V_{DD}$ e massa, perciò il consumo statico è nullo; l'impedenza di ingresso è elevata (il gate non assorbe corrente). L'unico consumo si ha durante le commutazioni (Consumo di potenza nei circuiti CMOSNella logica CMOS il consumo è quasi tutto dinamico. Per ogni carica di C_L da 0 a V_DD l'alimentazione eroga E_DD = C_L V_DD²; metà (½C_L V_DD²) viene immagazzinata nella capacità e metà dissipata nel p-MOS, indipendentemente dal valore di R; nella scarica l'energia immagazzinata è dissipata nell'n-MOS e dall'alimentazione non si assorbe nulla. La potenza media è P = α C_L V_DD² f (α = probabilità di una transizione 0→1 per periodo; per un inverter che commuta a ogni ciclo α = 1; con probabilità di uno p₁ all'uscita α = p₁(1−p₁) se i valori successivi sono indipendenti). Non dipende dalle dimensioni dei transistor (solo da C_L), scala col quadrato di V_DD (dimezzare V_DD: potenza ÷4) ma abbassare V_DD rallenta il circuito. Si aggiungono la corrente di corto circuito (ingressi lenti) e le correnti di perdita.Consumo di potenza nei circuiti CMOS →).

Regioni di funzionamento lungo la VTC

Per ogni $V_{in}$ la tensione $V_{out}$ è quella per cui le correnti dei due transistor sono uguali, $I_{Dn}=-I_{Dp}$. Graficamente: si traccia la caratteristica del p-MOS nel piano $(V_{out},I)$, ponendo $V_{GSp}=V_{in}-V_{DD}$ e $V_{DSp}=V_{out}-V_{DD}$, e la si interseca con quella dell'n-MOS ($V_{GSn}=V_{in}$, $V_{DSn}=V_{out}$). Si distinguono cinque zone:

Quando uno dei due transistor è spento la corrente è nulla e l'altro, con $V_{DS}\approx0$, è in zona lineare. In $V_{in}=V_M$ la corrente è massima: sia $V_{DS}$ che la tensione di gate-soglia sono grandi per entrambi.

Soglia logica $V_M$

La soglia logica è il valore di $V_{in}$ per cui $V_{out}=V_{in}$. Con $V_{in}=V_{out}=V_M$ i due transistor sono necessariamente entrambi in saturazione, qualunque sia $V_M$: per l'n-MOS $V_{DS}=V_M\ge V_M-V_{Tn}=V_{GT}$, e per il p-MOS $\lvert V_{DS}\rvert=V_{DD}-V_M\ge V_{DD}-V_M-\lvert V_{Tp}\rvert$. Con $\lambda=0$ si uguagliano le correnti di saturazione: $$\frac12k'_nZ_n(V_M-V_{Tn})^2=\frac12\lvert k'_p\rvert Z_p(V_{DD}-V_M-\lvert V_{Tp}\rvert)^2,$$ e, estraendo la radice (stesso segno delle tensioni di gate-soglia), $$\boxed{V_M=\frac{V_{Tn}+r\,(V_{DD}+V_{Tp})}{1+r},\qquad r=\sqrt{\frac{\lvert k'_p\rvert Z_p}{k'_nZ_n}}}$$ ($V_{Tp}$ è negativa, quindi $V_{DD}+V_{Tp}=V_{DD}-\lvert V_{Tp}\rvert$). $V_M$ è una media pesata di $V_{Tn}$ e $V_{DD}+V_{Tp}$ con peso $r$: più forte è il p-MOS ($Z_p$ grande), più $r$ è grande e più $V_M$ si avvicina a $V_{DD}-\lvert V_{Tp}\rvert$. Con $\lambda\ne0$ il risultato cambia di poco (qualche centesimo di volt).

Esempio ($k'_n=115$, $k'_p=-30\ \mu\mathrm A/\mathrm V^2$, $V_{Tn}=0{,}4$, $V_{Tp}=-0{,}4\ \mathrm V$, $V_{DD}=2{,}5\ \mathrm V$). Con $Z_n=2$, $Z_p=4$: $r=\sqrt{30\cdot4/(115\cdot2)}=0{,}722$ e $V_M=\dfrac{0{,}4+0{,}722\cdot2{,}1}{1{,}722}=1{,}113\ \mathrm V$, minore di $V_{DD}/2=1{,}25\ \mathrm V$. Con $Z_p/Z_n=1$: $V_M=0{,}975\ \mathrm V$; con $Z_p/Z_n=8$: $1{,}405\ \mathrm V$.

Dimensionamento: bilanciamento statico

Si dice staticamente bilanciato un inverter con $V_M=V_{DD}/2$ (caratteristica simmetrica, margini di rumore uguali, $V_{OH}$ e $V_{OL}$ simmetrici). Imponendo $V_M=V_{DD}/2$ nella relazione precedente: $$\frac{Z_p}{Z_n}=\frac{k'_n}{\lvert k'_p\rvert}\left(\frac{V_{DD}/2-V_{Tn}}{V_{DD}/2-\lvert V_{Tp}\rvert}\right)^2\ \overset{V_{Tn}=\lvert V_{Tp}\rvert}{=}\ \frac{k'_n}{\lvert k'_p\rvert}.$$ Poiché le lacune sono meno mobili degli elettroni ($k'_p<k'_n$) il p-MOS deve essere più largo: con i dati sopra $Z_p/Z_n=115/30=3{,}83$ (esempio: $Z_n=3$, $Z_p=11{,}5$, $V_M=1{,}25\ \mathrm V$). Se le soglie sono diverse, ad esempio $V_{Tn}=0{,}5\ \mathrm V$, $V_{Tp}=-0{,}7\ \mathrm V$, $V_{DD}=3\ \mathrm V$, $k'_n=100$, $k'_p=-30\ \mu\mathrm A/\mathrm V^2$: $Z_p/Z_n=\dfrac{100}{30}\Big(\dfrac{1{,}5-0{,}5}{1{,}5-0{,}7}\Big)^2=5{,}21$.

(Il bilanciamento dinamico, $t_{pHL}=t_{pLH}$, richiede un rapporto diverso e dipende dalle resistenze equivalenti: Invertitore CMOS - ritardo di propagazioneIn commutazione l'inverter è un circuito RC del primo ordine: il tempo di propagazione al 50% vale t_p = ln2·τ = 0,69·R·C. Con R_n e R_p resistenze equivalenti e C_L = C_int + C_ext (intrinseca = capacità di drain di n-MOS e p-MOS; estrinseca = gate delle porte pilotate e interconnessioni): t_pHL = 0,69 R_n C_L, t_pLH = 0,69 R_p C_L. Con Z_p = βZ_n, R_p/R_n = r/β (r = R_p0/R_n0 ≈ 2,4): il bilanciamento dinamico (t_pHL = t_pLH) richiede β = r, mentre il minimo del ritardo medio con carico a gate si ha per β = √r. Moltiplicando Z_n e Z_p per S: t_p = t_p0 (1 + C_ext/(S C_int,ref)): a carico estrinseco dominante raddoppiare le larghezze dimezza il ritardo; con carico intrinseco dominante non cambia (autocaricamento).Invertitore CMOS - ritardo di propagazione →.)

Effetto delle dimensioni e della tensione di alimentazione

• Scalare $Z_n$ e $Z_p$ dello stesso fattore $\alpha$ (rapporto $\beta=Z_p/Z_n$ costante): $r$ non cambia, quindi $V_M$ resta (praticamente) costante; la corrente in $V_{in}=V_M$ è proporzionale a $\alpha$ (non a $\alpha^2$: $Z$ compare una sola volta nella corrente). Esempio: $Z_n=3$, $Z_p=11{,}5$: $I_{DD,max}=\tfrac12\cdot345\ \mu\mathrm A/\mathrm V^2\cdot(1{,}25-0{,}4)^2=124{,}6\ \mu\mathrm A$; con $\alpha=2$ diventa $249\ \mu\mathrm A$.
• Aumentare $\beta$ ($Z_n$ fisso, $Z_p$ cresce): $V_M$, $V_{IL}$, $V_{IH}$ aumentano tutte e tre (la caratteristica trasla verso destra) e il picco di corrente cresce. Diminuendo $Z_p$ diminuisce $V_M$.
• Variazione di $V_{DD}$: $V_{OH}$ e $V_M$ si spostano rigidamente con $V_{DD}$ ($V_M\propto V_{DD}$ se $V_{Tn}=\lvert V_{Tp}\rvert$ e bilanciamento). La corrente di picco diminuisce molto: nell'esempio da $124{,}6\ \mu\mathrm A$ a $V_{DD}=2{,}5\ \mathrm V$ a $62\ \mu\mathrm A$ a $2{,}0\ \mathrm V$ e a $21\ \mu\mathrm A$ a $1{,}5\ \mathrm V$ ($V_M=1{,}0$ e $0{,}75\ \mathrm V$ con $Z_p/Z_n=3{,}83$).
• Variazioni di processo: se in un chip i transistor n-MOS sono "lenti" e i p-MOS "veloci" ($k'_p$ maggiore del nominale), $r$ aumenta e $V_M>V_{DD}/2$ (un inverter progettato per essere bilanciato non lo è più); nell'altro caso $V_M<V_{DD}/2$. Con $Z_p=1{,}3\cdot11{,}5$ la soglia sale da $1{,}25$ a $1{,}31\ \mathrm V$.

Margini di rumore

$V_{IL}$ e $V_{IH}$ sono i punti con pendenza $-1$ (le uscite $V_{OH}=V_{DD}$ e $V_{OL}=0$ sono le tensioni nominali): $$NM_L=V_{IL}-V_{OL}=V_{IL},\qquad NM_H=V_{OH}-V_{IH}=V_{DD}-V_{IH}.$$ Per l'inverter bilanciato ($Z_n=3$, $Z_p=11{,}5$, $\lambda=0$) la pendenza della VTC vale $-1$ in $V_{IL}=1{,}04\ \mathrm V$ e $V_{IH}=1{,}46\ \mathrm V$: $NM_L=1{,}04\ \mathrm V$ e $NM_H=2{,}5-1{,}46=1{,}04\ \mathrm V$ (con $\lambda=0{,}06$ e $0{,}1$: $1{,}00$ e $0{,}98\ \mathrm V$). I margini sono quasi il $40\%$ di $V_{DD}$, ottimi. Con $Z_p/Z_n$ tra $2$ e $3$ (rapporti usuali, un po' sotto quello di bilanciamento) i due margini sono dello stesso ordine ($Z_p/Z_n=2{,}5$: $NM_L=0{,}89\ \mathrm V$, $NM_H=1{,}10\ \mathrm V$ con $\lambda$), e per questo la risposta qualitativa corretta è $NM_H\approx NM_L$; si squilibrano per rapporti molto diversi ($NM_L<NM_H$ per $\beta$ piccolo, $NM_L>NM_H$ per $\beta$ grande).

Come si calcolano $V_{IL}$ e $V_{IH}$ (con $\lambda=0$). Per $V_{IL}$ si scrive l'uguaglianza delle correnti con l'n-MOS in saturazione e il p-MOS in lineare, la si deriva rispetto a $V_{in}$ imponendo $dV_{out}/dV_{in}=-1$ e si risolvono insieme le due equazioni nelle incognite $V_{in}$ e $V_{out}$; per $V_{IH}$ si fa lo stesso con n-MOS lineare e p-MOS saturo. Il sistema e due esempi numerici (con $Z_p/Z_n=3{,}83$ e $=1$) sono in Esercizio 22 · margini di rumore di un inverter dalla caratteristica statica (esempio dalle slide).

Guadagno nella transizione. Nella zona centrale entrambi i transistor sono in saturazione e la caratteristica è quasi verticale: il guadagno $dV_{out}/dV_{in}$ è limitato solo da $\lambda$ (con $\lambda_n=0{,}06$ e $\lvert\lambda_p\rvert=0{,}1$ il modello dà circa $-30$ in $V_M$). Questo guadagno ben maggiore di $1$ è ciò che rende l'inverter rigenerativo e bistabile in anello.

Errori comuni

• Dire che $V_M=V_{DD}/2$ sempre: lo è solo se $Z_p/Z_n$ è quello di bilanciamento (e $V_{Tn}=\lvert V_{Tp}\rvert$).
• Confondere bilanciamento statico ($V_M=V_{DD}/2$, rapporto $k'_n/\lvert k'_p\rvert$) e dinamico ($t_{pHL}=t_{pLH}$, rapporto $R_{p0}/R_{n0}$).
• Credere che scalando $Z_n$ e $Z_p$ cambi $V_M$: cambia solo la corrente (proporzionale).
• Usare $V_{Tp}$ con segno sbagliato in $V_{DD}+V_{Tp}$.
• Pensare che a $V_{in}=V_M$ un transistor sia in zona lineare: sono sempre entrambi in saturazione.