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1. Gate di trasmissione (giugno 2024, luglio 2025)

Il gate di trasmissione, formato da un p-MOS e un n-MOS in parallelo, quando è attivo: a. trasmette bene gli $0$ e male gli $1$; b. trasmette bene gli $1$ e male gli $0$; c. trasmette bene gli $0$ e gli $1$.

Risposta: c. L'n-MOS trasmette bene lo $0$ ($V_{GS}=V_{DD}$ fino a $V_{out}\to0$) e il p-MOS trasmette bene l'$1$: in ogni punto dell'escursione almeno uno dei due è acceso. Si paga con due transistor e con la capacità raddoppiata sul nodo ($7\ \mathrm{fF}\to9\ \mathrm{fF}$ per l'AND dell'esempio con $C_g=C_d=C_s=1\ \mathrm{fF}$ e carico $5\ \mathrm{fF}$).

2. n-MOS e p-MOS in serie (giugno 2024, luglio 2025)

Circuito con un n-MOS (gate $G$) e un p-MOS (gate $\overline G$) in serie tra $V_{in}$ e $V_{out}$, con $V_{Tn}=-V_{Tp}$. $G$ commuta da $0$ a $V_{DD}$ ($\overline G$ da $V_{DD}$ a $0$). Quanto valgono $V_{OH}$ e $V_{OL}$? a. $V_{DD}$ e $0$; b. $V_{DD}-2V_{Tn}$ e $-2V_{Tp}$; c. $V_{DD}-V_{Tn}$ e $-V_{Tp}$.

Risposta: c. In serie, ciascun livello deve attraversare entrambi i transistor: l'n-MOS limita l'uscita alta a $V_{DD}-V_{Tn}$ (per esempio $2{,}5-0{,}6=1{,}9\ \mathrm V$) e il p-MOS limita quella bassa a $\lvert V_{Tp}\rvert=0{,}6\ \mathrm V$: non è una gate di trasmissione (che sarebbe in parallelo). Le uscite non si degradano due volte perché i due limiti non si sommano ($V_{OH}$ dipende solo dall'n-MOS, $V_{OL}$ solo dal p-MOS).

3. Due n-MOS con il gate collegato al nodo intermedio (settembre 2024, settembre 2026)

Circuito: un n-MOS $M_1$ con gate $G$ tra $V_{DD}$ e un nodo $N$; un secondo n-MOS $M_2$ con gate collegato a $N$ tra $V_{DD}$ e $V_{out}$. $G$ commuta da $0$ a $V_{DD}$, $V_{out}$ parte da $0$. A che tensione va $V_{out}$ a regime? a. $V_{DD}$; b. $V_{DD}-2V_{tn}$; c. $V_{DD}-V_{tn}$.

Risposta: b. $M_1$ porta $N$ a $V_{DD}-V_{Tn}$ (si ferma quando $V_{GS1}=V_{Tn}$). $M_2$ ha il gate a $N=V_{DD}-V_{Tn}$: $V_{out}$ sale finché $V_{GS2}=N-V_{out}=V_{Tn}$, cioè $V_{out}=N-V_{Tn}=V_{DD}-2V_{Tn}$. Esempio: $V_{DD}=3\ \mathrm V$, $V_{Tn}=0{,}6\ \mathrm V$: $N=2{,}4\ \mathrm V$, $V_{out}=1{,}8\ \mathrm V$. (Con i gate di entrambi a $V_{DD}$ il livello sarebbe $V_{DD}-V_{Tn}$: qui il secondo gate è già degradato.)

4. Serie di n-MOS con gate a $V_G$ (giugno 2025)

Serie di pass-transistor n-MOS con tutti i gate a $V_G$ ($V_{Tn}<V_G<V_{DD}$) e ingresso $V_{DD}$: l'uscita vale: a. $V_{DD}-V_{Tn}$; b. $V_{DD}$; c. $V_{DD}-3V_{Tn}$.

Analisi. Ogni transistor conduce finché $V_{GS}=V_G-V_{source}>V_{Tn}$: il nodo di uscita (e ogni nodo intermedio) sale al più a $V_G-V_{Tn}$; aggiungere transistor con lo stesso gate non peggiora il livello. Quindi $V_{out}=V_G-V_{Tn}<V_{DD}-V_{Tn}$: nessuna delle tre opzioni è esatta; la più vicina è (a), esatta se $V_G=V_{DD}$. Esclusa (b) (l'n-MOS non porta mai l'uscita a $V_{DD}$) e (c) (vale per tre transistor con ciascun gate collegato al nodo precedente, come nel punto 3, non con gate comune). Esempio: $V_{DD}=3$, $V_{Tn}=0{,}6$, $V_G=2{,}5\ \mathrm V$: $V_{out}=1{,}9\ \mathrm V$; con $V_G=3\ \mathrm V$: $2{,}4\ \mathrm V$.

5. Buffer in una lunga catena di pass-transistor (luglio 2026)

Inserire buffer CMOS in una lunga catena di pass-transistor può servire a: a. aumentare indefinitamente la resistenza; b. trasformare la rete in una EPROM; c. ripristinare i livelli logici e ridurre il ritardo complessivo.

Risposta: c. Il ritardo di Elmore cresce con $n^2$ e il livello alto è degradato: ogni buffer ripristina il livello e interrompe la scala RC, riducendo il ritardo totale: per $n=16$, $R_{eq}C=10\ \mathrm{ps}$ e $t_{buf}=50\ \mathrm{ps}$: $938\ \mathrm{ps}$ senza buffer contro $426\ \mathrm{ps}$ con un buffer ogni $m=4$ stadi.

6. Quesiti dalla raccolta di esempi

• Rete di p-MOS pass-transistor che pilota un invertitore: tensione di uscita associata al valore logico alto: una tensione leggermente inferiore a $V_{DD}$ (il p-MOS degrada lo $0$ a $\lvert V_{Tp}\rvert$, quindi l'ingresso basso dell'inverter non è $0$ e il suo n-MOS non è del tutto spento).
• Rete di soli n-MOS che pilota un inverter, tensione dell'uscita associata al valore logico basso: alcune decine di mV (il livello alto in ingresso è $V_{DD}-V_{Tn}$ e il p-MOS dell'inverter non è del tutto spento).
• Funzione di un circuito di pass-transistor p-MOS con $A,\overline A,B,\overline B,C,\overline C$: $F=C\oplus(A\cdot B)$ (Esercizio 2 · pass-transistor a p-MOS, livelli degradati e ripristino con n-MOS di retroazione (tema d'esame giugno 2025)).
• AND a pass-transistor n-MOS con $C_g=C_d=C_s=1\ \mathrm{fF}$ e carico $5\ \mathrm{fF}$: capacità totale $7\ \mathrm{fF}$ (due drain/source più carico); con gate di trasmissione ($p$ uguale a $n$): $9\ \mathrm{fF}$.

Verifica numerica

Python: livelli per $V_G=2{,}5$ e $3\ \mathrm V$; il caso del punto 3 ($1{,}8\ \mathrm V$); catena con buffer ($938\to426\ \mathrm{ps}$).

Errori comuni

• Scambiare serie e parallelo nella gate di trasmissione.
• Credere che ogni transistor in più di una serie con gate comune sottragga un'altra soglia.
• Dire che un n-MOS trasmette bene l'$1$.

Esercizio 14 - quesiti rapidi sulla logica pass-transistor e le gate di trasmissione (temi d'esame 2024-2026)

• Gate di trasmissione (n e p in parallelo): trasmette bene $0$ e $1$ (c); costa $2$ transistor e capacità doppia ($7\to9$ fF).
• n-MOS e p-MOS in serie: $V_{OH}=V_{DD}-V_{Tn}$, $V_{OL}=\lvert V_{Tp}\rvert$ (c).
• $M_1$ (gate $G$) e $M_2$ (gate sul nodo intermedio): $V_{out}=V_{DD}-2V_{Tn}$ (b); $3$ V, $0{,}6$ V: $N=2{,}4$, $V_{out}=1{,}8$ V.
• Serie di n-MOS con gate comune $V_G$: $V_{out}=V_G-V_{Tn}$ (nessuna opzione esatta; (a) se $V_G=V_{DD}$).
• Buffer in catena di pass-transistor: ripristinano i livelli e riducono il ritardo (c); $938\to426$ ps.
• Quiz: p-MOS pass $\to$ inverter: alto leggermente $<V_{DD}$; n-MOS pass $\to$ inverter: basso alcune decine di mV; $F=C\oplus AB$.
• Errori: serie/parallelo nella TG; soglie che si sommano; n-MOS e $1$ forte.