Esercizio 2pass-transistor a p-MOS, livelli degradati e ripristino con n-MOS di retroazione (tema d'esame giugno 2025)

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1. Funzione logica

Un p-MOS conduce quando il suo gate è a $0$.

• Blocco alto: il transistor con gate $\overline B$ conduce se $B=1$ e trasferisce $A$ a $X_1$; quello con gate $B$ conduce se $B=0$ e trasferisce $B=0$. Quindi $X_1=A$ se $B=1$, $X_1=0$ se $B=0$: $X_1=A\cdot B$.
• Blocco basso: con gate $\overline B$ (conduce per $B=1$) passa $\overline A$; con gate $B$ (conduce per $B=0$) passa $\overline B=1$. Quindi $X_2=\overline A$ se $B=1$, $X_2=1$ se $B=0$: $X_2=\overline A+\overline B=\overline{AB}$.
• Uscita: il transistor con gate $C$ passa $X_1$ quando $C=0$; quello con gate $\overline C$ passa $X_2$ quando $C=1$. Dunque $$F=\overline C\,X_1+C\,X_2=\overline C\,(AB)+C\,\overline{AB}=\boxed{F=(A\cdot B)\oplus C.}$$ Verifica sulle $8$ combinazioni: $ABC=000,010,100\to0$; $001,011,101\to1$; $110\to1$; $111\to0$ (uguale a $AB\oplus C$, controllata con Python).

2. Livelli logici

Un p-MOS trasmette bene l'$1$ ma male lo $0$ (Logica a pass-transistor e gate di trasmissioneNella logica a pass-transistor gli ingressi pilotano sia i gate sia i terminali di source/drain di una rete di interruttori (N transistor per N ingressi, nessun consumo statico, alcune funzioni, come AND, MUX e XOR, richiedono pochi transistor). Gli n-MOS trasmettono bene gli 0 ma male gli 1 (V_DD − V_Tn, con effetto body: circa 1,8 V da 2,5 V), i p-MOS al contrario (V_Tp in modulo per lo 0): il livello degradato non è rigenerato e può far condurre un inverter successivo (consumo statico). Il gate di trasmissione (n-MOS e p-MOS in parallelo, con G e nG complementari) trasmette bene entrambi i livelli, con resistenza R_n‖R_p quasi costante, ma costa due transistor e raddoppia le capacità. Una catena di n pass-transistor ha ritardo ∝ n² (Elmore, 0,69 R C n(n+1)/2): si inseriscono buffer ogni m = 1,7√(t_buf/(R_eq C)) stadi.Logica a pass-transistor e gate di trasmissione →).

• $V_{FH}$. Un $1$ viene trasferito attraverso due p-MOS in serie con source collegato all'ingresso a $V_{DD}$: $V_{SG}=V_{DD}$ e source=bulk, nessun effetto body e nessuna perdita: $\boxed{V_{FH}=V_{DD}=3\ \mathrm V}$.
• $V_{FL}$. Per trasferire uno $0$ il source (il nodo più alto) scende finché $V_{SG}=\lvert V_{Tp}\rvert$; il bulk è a $V_{DD}$ e il source è basso, quindi c'è effetto body e $\lvert V_{Tp}\rvert=0{,}5+0{,}3=0{,}8\ \mathrm V$. Il primo transistor porta $X_1$ a $0{,}8\ \mathrm V$; il secondo, con gate a $0$, può portare $F$ al più a $0{,}8\ \mathrm V$ (non conduce più quando $V_{source}=0{,}8$). $\boxed{V_{FL}=0{,}8\ \mathrm V}$. Il livello basso è quindi degradato: $0{,}8\ \mathrm V$ invece di $0$ ($V_{DD}/2=1{,}5\ \mathrm V$ è la soglia logica di un inverter bilanciato).

3. Figura (b): dimensionamento dell'n-MOS

Con $A=B=1$, $C=0$: $X_1=A=3\ \mathrm V$ (il transistor con gate $\overline B=0$ conduce con source a $3\ \mathrm V$: nessun effetto body, nessuna perdita) e il transistor con gate $C=0$ trasferisce $X_1$ a $F$. Il p-MOS equivalente (due in serie) ha $Z_p/2=4$ e il gate a $0$: $V_{SG}=3\ \mathrm V$, $V_{SD}=V_{DD}-V_F=1{,}5\ \mathrm V$ con $V_F=V_{DD}/2$. Soglia $\lvert V_{Tp}\rvert=0{,}5\ \mathrm V$ (source a $V_{DD}$: niente body): $V_{GT}=2{,}5\ \mathrm V>V_{SD}$: zona lineare. $$I_p=\lvert k'_p\rvert\frac{Z_p}2\Big[V_{GT}V_{SD}-\frac{V_{SD}^2}2\Big]=35\cdot4\,\big[2{,}5\cdot1{,}5-1{,}125\big]=140\cdot2{,}625=367{,}5\ \mu\mathrm A.$$ L'n-MOS ha $V_{GS}=V_{DD}=3\ \mathrm V$, $V_{DS}=V_F=1{,}5\ \mathrm V$, soglia $0{,}5\ \mathrm V$ (source a massa: nessun body): $V_{GT}=2{,}5\ \mathrm V>V_{DS}$, anch'esso in zona lineare: $$I_n=k'_nZ_n\Big[2{,}5\cdot1{,}5-\frac{1{,}5^2}2\Big]=125\,Z_n\cdot2{,}625\ \mu\mathrm A.$$ Uguagliando $I_n=I_p$: $$Z_n=\frac{367{,}5}{125\cdot2{,}625}=\boxed{1{,}12.}$$ ($\lambda$ non interviene: entrambi in zona lineare.)

4. Figura (c): ripristino del livello

Si parte da $A=B=C$ tali che $F=AB\oplus C=1$ (con $A=1$, $B=1$, $C=0$): $F=3\ \mathrm V$. L'inverter ha uscita $0$, quindi l'n-MOS (gate a $0$) è spento. Poi $A\to0$ ($B=1$, $C=0$): $F=AB\oplus C=0$.

1. Il p-MOS con gate $\overline B=0$ passa $A=0$ a $X_1$: $X_1$ scende fino a $\lvert V_{Tp}\rvert=0{,}8\ \mathrm V$ (livello degradato), e il p-MOS con gate $C=0$ porta $F$ a $0{,}8\ \mathrm V$.
2. Passando sotto la soglia logica dell'inverter, $V_M=V_{DD}/2=1{,}5\ \mathrm V$, l'inverter (bilanciato) commuta: la sua uscita va a $V_{DD}$.
3. L'n-MOS di retroazione ha ora $V_{GS}=V_{DD}=3\ \mathrm V$: si accende e tira $F$ verso massa.
4. Quando $F$ scende sotto $0{,}8\ \mathrm V$, il p-MOS con gate $C=0$ ha il source dal lato di $X_1$ (a $0{,}8\ \mathrm V$) e $V_{SG}=0{,}8\ \mathrm V=\lvert V_{Tp}\rvert$: è spento. Nessun p-MOS fornisce corrente a $F$ e l'n-MOS porta $F$ fino a $V_{DS}\to0$. $$\boxed{V_F=0\ \mathrm V\ \text{a regime}\ (X_1\text{ resta a }0{,}8\ \mathrm V\ \text{isolato}).}$$ Il transistor di retroazione è un ripristinatore di livello (level restorer): rigenera il livello basso degradato del pass-transistor e porta l'inverter all'uscita a $V_{DD}$ completo, evitando la corrente statica. Il circuito (c) è la soluzione al problema della propagazione di livelli degradati (Logica pseudo-nMOS e logiche a caricoNella logica pseudo-nMOS (a rapporto, ratioed) la PUN della CMOS complementare è sostituita da un solo p-MOS con gate a massa, sempre acceso, che fa da carico per la PDN a n-MOS. Così servono N+1 transistor invece di 2N e la capacità di ingresso è minore, ma l'uscita bassa non è 0: V_OL si ricava uguagliando la corrente dell'n-MOS (zona lineare) a quella del p-MOS (saturazione), ed esiste potenza statica quando l'uscita è bassa (P = V_DD·I). V_OH = V_DD. Per V_OL piccola serve Z_n ≫ Z_p; il ritardo di salita è lento (carica solo il p-MOS debole: t_pLH = 0,69 R_p C_L), quello di discesa è più veloce (t_pHL ≈ 0,69 R_n C_L). Lo stesso schema (carichi p-MOS a massa) si ritrova nelle ROM a NOR.Logica pseudo-nMOS e logiche a carico →).

Perché serve il valore del punto 3. Nella transizione opposta ($F$ da $0$ a $1$) l'n-MOS di retroazione è acceso (l'inverter ha uscita $V_{DD}$) e contrasta i p-MOS che cercano di portare $F$ in alto: affinché $F$ riesca a superare $V_M=V_{DD}/2$ e l'inverter possa commutare, i p-MOS devono vincere. Con $Z_n=1{,}12$ le due correnti si pareggiano esattamente in $V_F=V_{DD}/2$: è il valore massimo accettabile (con $Z_n$ maggiore il ripristinatore è troppo forte e $F$ non supera la soglia). Il progetto sceglie quindi $Z_n\le1{,}12$, abbastanza grande da rigenerare lo $0$, abbastanza piccolo da lasciar commutare.

Verifica numerica

Python: tabella di verità della rete (confermata $F=AB\oplus C$); $I_p=367{,}5\ \mu\mathrm A$, regioni (entrambi lineari) e $Z_n=1{,}120$.

Errori comuni

• Credere che i p-MOS trasmettano bene lo $0$: lo degradano a $\lvert V_{Tp}\rvert$.
• Dimenticare di sommare $\Delta V_T=0{,}3\ \mathrm V$ (effetto body): $V_{FL}=0{,}8\ \mathrm V$, non $0{,}5\ \mathrm V$.
• Usare la formula di saturazione dei due transistor del punto 3: sono entrambi in zona lineare ($V_{DS}<V_{GT}$).
• Scegliere $Z_n$ con il $Z_p$ intero ($8$) invece di $Z_p/2=4$ (serie di due p-MOS).