Esercizio 8memoria ROM a NOR, contenuto, ritardo di word line, carichi e potenza (tema d'esame settembre 2026)

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1. Contenuto

In una ROM a NOR, se la riga selezionata ha un n-MOS nella colonna $j$ la bit line è tirata a massa (bit $0$); se il transistor manca, la bit line resta a $V_{DD}$ attraverso il carico (bit $1$).

(cioè $WL_0=0100$, $WL_1=0011$, $WL_2=1001$ nell'ordine $BL_3BL_2BL_1BL_0$.)

2. Ritardo lungo le word line

Ogni cella è larga $8\ \mu\mathrm m$ e la WL è larga $0{,}4\ \mu\mathrm m$: un tratto di cella è $8/0{,}4=20$ quadrati, $r=70\cdot20=1400\ \Omega$; quattro celle: $R_{WL}=5{,}6\ \mathrm{k\Omega}$ (lunghezza $32\ \mu\mathrm m$). La capacità della pista si trascura, resta la capacità di gate degli n-MOS presenti sulla riga: $C_g=C_{ox}W_nL=5\cdot0{,}8\cdot0{,}25=1{,}0\ \mathrm{fF}$ per transistor.

La WL è una scala RC pilotata dal row decoder: $R_{RD}$ in testa, poi i tratti di resistenza $r$ uno per cella e un condensatore $C_g$ nelle celle con transistor. Numerando $k=1,\dots,4$ le colonne da sinistra ($BL_3\to k=1$, ..., $BL_0\to k=4$), il ritardo di Elmore all'estremo $k_t$ è $t=0{,}69\sum_kC_k\,(R_{RD}+\min(k,k_t)\,r)$.

• $WL_0$ (transistor in $k=1,3,4$): $\tau=1{,}0\ \mathrm{fF}\cdot[(300+1400)+(300+4200)+(300+5600)]\ \Omega=12{,}1\ \mathrm{ps}$, $t=0{,}69\cdot12{,}1=\boxed{8{,}3\ \mathrm{ps}}$.
• $WL_1$ (transistor in $k=1,2$): $\tau=(1700+3100)\ \mathrm{fF\,\Omega}=4{,}8\ \mathrm{ps}$, $t=\boxed{3{,}3\ \mathrm{ps}}$.
• $WL_2$ (transistor in $k=2,3$): $\tau=(3100+4500)\ \mathrm{fF\,\Omega}=7{,}6\ \mathrm{ps}$, $t=\boxed{5{,}2\ \mathrm{ps}}$.
• Caso limite (transistor in tutte e quattro le colonne): $\tau=15{,}2\ \mathrm{ps}$, $t=10{,}5\ \mathrm{ps}$, che è il valore massimo possibile per questa geometria. Poiché le word line sono corte (quattro celle) i ritardi sono di pochi picosecondi, molto minori di quelli delle bit line: il collo di bottiglia è la bit line (punto 4).

3. Dimensionamento del carico per $V_{OL}=0{,}3\ \mathrm V$

Caso peggiore del livello basso: una sola WL attiva, un solo n-MOS acceso per colonna ($Z_n=W_n/L=0{,}8/0{,}25=3{,}2$, gate a $V_{DD}$). Con $V_{OL}=0{,}3\ \mathrm V$ l'n-MOS è lineare ($V_{DS}=0{,}3<V_{GT}=2{,}1\ \mathrm V$) e il p-MOS di carico ($V_{SG}=2{,}5\ \mathrm V$, $V_{SD}=2{,}2\ \mathrm V>V_{GT,p}=2{,}1\ \mathrm V$) in saturazione: $$I_{Dn}=k'_nZ_n\Big[V_{GT}V_{OL}-\frac{V_{OL}^2}2\Big]=115\cdot3{,}2\,[2{,}1\cdot0{,}3-0{,}045]=368\cdot0{,}585=215{,}3\ \mu\mathrm A.$$ $$\lvert I_{Dp}\rvert=\frac{\lvert k'_p\rvert}2Z_p\,V_{GT,p}^2\,(1+\lvert\lambda_p\rvert V_{SD})=15\cdot2{,}1^2\cdot(1+0{,}1\cdot2{,}2)\,Z_p=80{,}7\,Z_p\ \mu\mathrm A.$$ Uguagliando: $$Z_p=\frac{215{,}3}{80{,}7}=\boxed{2{,}67,\qquad W_p=Z_pL=0{,}67\ \mu\mathrm m.}$$ Il p-MOS è molto più piccolo dell'n-MOS: deve essere un carico debole.

4. Evento: $WL_0$ si disattiva, $WL_1$ si attiva

Prima ($WL_0$ attiva): $BL_3,\ldots,BL_0=0,1,0,0$. Dopo ($WL_1$ attiva): $0,0,1,1$.

• $BL_3$: $0\to0$: non commuta (il transistor di $WL_0$ si spegne ma quello di $WL_1$ si accende).
• $BL_2$: $1\to0$: HL (si accende il transistor di $WL_1$ in $BL_2$).
• $BL_1$: $0\to1$: LH (il transistor di $WL_0$ in $BL_1$ si spegne, nessun transistor di $WL_1$ lo sostituisce).
• $BL_0$: $0\to1$: LH.

Capacità delle bit line. Su ciascuna BL: drain del p-MOS ($C_{dp}=2\cdot0{,}667=1{,}33\ \mathrm{fF}$) più un drain di n-MOS ($C_{dn}=2\cdot0{,}8=1{,}6\ \mathrm{fF}$) per ogni transistor sulla colonna: $BL_3$ (2 transistor), $BL_2$ (2), $BL_1$ (2): $C_{BL}=1{,}33+2\cdot1{,}6=4{,}53\ \mathrm{fF}$; $BL_0$ (1 transistor): $C_{BL_0}=2{,}93\ \mathrm{fF}$.

Resistenze: $R_n=R_{n0}/Z_n=13/3{,}2=4{,}06\ \mathrm{k\Omega}$; $R_p=R_{p0}/Z_p=31{,}5/2{,}67=11{,}8\ \mathrm{k\Omega}$.

Tempi (dalla commutazione del decoder alla commutazione della bit line = ritardo della WL fino alla cella + ritardo della bit line):

• $BL_2$ (HL): $WL_1$ arriva al transistor in $k=2$ dopo $3{,}3\ \mathrm{ps}$; poi $t_{pHL}=0{,}69\,R_nC_{BL}=0{,}69\cdot4{,}06\ \mathrm{k\Omega}\cdot4{,}53\ \mathrm{fF}=12{,}7\ \mathrm{ps}$. Totale $\boxed{16{,}0\ \mathrm{ps}}$.
• $BL_1$ (LH): $WL_0$ scende in $k=3$ dopo $7{,}4\ \mathrm{ps}$ (Elmore su $WL_0$, nodo $k=3$); poi $t_{pLH}=0{,}69\,R_pC_{BL}=0{,}69\cdot11{,}8\cdot4{,}53=36{,}9\ \mathrm{ps}$. Totale $\boxed{44{,}3\ \mathrm{ps}}$.
• $BL_0$ (LH): $WL_0$ in $k=4$ dopo $8{,}3\ \mathrm{ps}$; $t_{pLH}=0{,}69\cdot11{,}8\cdot2{,}93=23{,}9\ \mathrm{ps}$. Totale $\boxed{32{,}3\ \mathrm{ps}}$. La salita delle bit line (attraverso il p-MOS debole) è più lenta della discesa e domina il tempo di accesso: la ROM a NOR è veloce in discesa, lenta in salita.

5. Potenza statica a fine evento

Alla fine $WL_1$ è attiva: i transistor di $WL_1$ sono in $BL_3$ e $BL_2$, quindi due bit line sono a $V_{OL}=0{,}3\ \mathrm V$ e attraversate dalla corrente di carico $215{,}3\ \mu\mathrm A$ (come calcolato); $BL_1$ e $BL_0$ sono a $V_{DD}$ senza cammino a massa: corrente nulla. $$P_{stat}=V_{DD}\cdot2\cdot215{,}3\ \mu\mathrm A=2{,}5\cdot430{,}6\ \mu\mathrm A=\boxed{1{,}08\ \mathrm{mW}.}$$

Verifica numerica

Python: tabella dei bit dalla posizione dei transistor; $Z_p=2{,}6676$ risolvendo $I_{Dn}=I_{Dp}$ con le formule del corso; ritardi di Elmore sulla WL ($8{,}35$, $3{,}31$, $5{,}24\ \mathrm{ps}$); tempi di bit line ($16{,}0$, $44{,}3$, $32{,}3\ \mathrm{ps}$); potenza $1{,}076\ \mathrm{mW}$.

Errori comuni

• Invertire il significato dei bit: il transistor presente codifica $0$.
• Calcolare la capacità della bit line senza il drain del p-MOS di carico o contando le celle senza transistor.
• Usare $R_n$ per $t_{pLH}$: la salita è del p-MOS di carico.
• Dimenticare che durante la transizione di $WL_0$ e $WL_1$ conta anche il ritardo di propagazione sulla word line.
• Contare la potenza statica per una sola bit line (sono due quelle basse) o con $V_{DD}$ al posto della corrente corretta.