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1. Schema

$F=\overline f$, $f=D+A(B+C)$.

• PDN: $D$ in parallelo con la serie di $A$ e del parallelo $B\parallel C$.
• PUN (duale): $D$ in serie con il parallelo di $A$ e della serie $B$–$C$.

2. Dimensionamento per cammino più lungo

PDN — cammini di conduzione: $D$ (1 transistor); $A$–$B$ e $A$–$C$ (2 transistor). La resistenza del cammino a due transistor deve valere $R_{n0}$: ciascuno ha $Z_n=2$ ($R=6{,}5\ \mathrm{k\Omega}$); $D$ da solo $Z_n=1$ ($13\ \mathrm{k\Omega}$). PUN — cammini: $D$–$A$ (2 transistor); $D$–$B$–$C$ (3 transistor). Il cammino più lungo ($D,B,C$) ha $3$ transistor: $Z_p=3r=7{,}27$ per $D$, $B$, $C$ (ciascuno $R=4{,}33\ \mathrm{k\Omega}$, i tre in serie $13\ \mathrm{k\Omega}$); $A$ appartiene al cammino da $2$: $Z_p=2r=4{,}85$ ($R=6{,}5\ \mathrm{k\Omega}$; il cammino $D$–$A$ vale $10{,}8\ \mathrm{k\Omega}<13\ \mathrm{k\Omega}$: più veloce del riferimento, non è il caso peggiore).

La somma dei fattori di forma è $33{,}7$, contro i $3{,}42$ dell'inverter ($Z_n+Z_p$): la porta occupa circa dieci volte l'area dell'inverter, il costo della complessità.

3. Capacità

Per minimizzare la capacità di uscita il p-MOS $D$ (transistor singolo) è collegato all'uscita; nella PDN l'uscita tocca i drain di $D$ e di $A$.

• Uscita $F$: p-MOS $D$ ($3{,}64$) + n-MOS $D$ ($0{,}5$) + n-MOS $A$ ($1{,}0$) + $C_{ext}$ ($10$): $C_F=15{,}1\ \mathrm{fF}$.
• Nodo interno $X$ (PDN, tra $A$ e $B\parallel C$): source di $A$ ($1{,}0$) e drain di $B$ e $C$ ($2{,}0$): $3{,}0\ \mathrm{fF}$.
• Nodo $Y$ (PUN, tra $D$ e il gruppo): source di $D$ ($3{,}64$), drain di $A$ ($2{,}42$), terminale di $B$ ($3{,}64$): $9{,}7\ \mathrm{fF}$.
• Nodo $Z$ (PUN, tra $B$ e $C$): $3{,}64+3{,}64=7{,}3\ \mathrm{fF}$.

4. Ritardi nel caso peggiore (Elmore)

$t_{pHL}$ (cammino $A$–$B$ o $A$–$C$, con $X$ carico): $$\tau_{HL}=R_BC_X+(R_B+R_A)C_F=6{,}5\cdot3{,}0+13\cdot15{,}1=19{,}5+196{,}8=216\ \mathrm{ps},\quad t_{pHL}=0{,}69\cdot216=\boxed{149\ \mathrm{ps}}$$ (solo il ramo $D$: $0{,}69\cdot13\cdot15{,}1=136\ \mathrm{ps}$).

$t_{pLH}$ (cammino $D$–$B$–$C$ da $V_{DD}$: nodi $Z$, $Y$, uscita con pesi $4{,}33$, $8{,}67$, $13\ \mathrm{k\Omega}$): $$\tau_{LH}=4{,}33\cdot7{,}3+8{,}67\cdot9{,}7+13\cdot15{,}1=31{,}5+84{,}0+196{,}8=312\ \mathrm{ps},\quad t_{pLH}=0{,}69\cdot312=\boxed{215\ \mathrm{ps}}$$ (cammino $D$–$A$: $157\ \mathrm{ps}$).

Confronto: l'inverter di riferimento con lo stesso carico ha $t_p=0{,}69\cdot13\ \mathrm{k\Omega}\cdot(1{,}71+10)\ \mathrm{fF}=105\ \mathrm{ps}$. La porta è più lenta di $1{,}4\times$ ($149$ ps) in discesa e di $2{,}0\times$ ($215$ ps) in salita nonostante le resistenze equivalenti uguali: contano le capacità dei nodi interni (qui $3$ nodi con $20\ \mathrm{fF}$ in totale) e la capacità di uscita maggiore. La salita è peggiore perché la PUN ha tre elementi in serie. La porta è sbilanciata tra le due transizioni a causa dei nodi interni, non delle resistenze.

5. Miglioramenti (dalle slide)

• Dimensionamento progressivo: nei cammini in serie ingrandire i transistor lontani dall'uscita e rimpicciolire quelli vicini ($C$, in fondo alla serie $D$–$B$–$C$, è il più lontano dall'uscita): riduzione fino al $20\%$ del ritardo.
• Riordino: se $A$ commuta per ultimo, va collegato al transistor più vicino all'uscita.
• Scomposizione: $D+A(B+C)$ si può realizzare con porte più piccole in cascata.

6. Quesito d'esame collegato: funzione non invertente in uno stadio (giugno 2025)

La funzione $F=a+b$ può essere realizzata con un solo stadio CMOS complementare: a. in nessun caso: serve una funzione invertente; b. mettendo due n-MOS in parallelo nella rete di pull-down; c. solo avendo a disposizione anche i valori negati di $a$ e $b$.

Risposta: c. Uno stadio complementare realizza $F=\overline f$ con $f$ la funzione della PDN. Con due n-MOS in parallelo (b) si ottiene $\overline{a+b}$ (NOR), non $a+b$. Per ottenere $a+b=\overline{\overline a\cdot\overline b}$ in uno stadio basta una PDN con due n-MOS in serie pilotati dagli ingressi negati $\overline a$, $\overline b$ (e una PUN con due p-MOS in parallelo con gli stessi gate). La (a) è falsa proprio per questo: con gli ingressi negati la funzione si realizza; senza serve un secondo stadio (NOR più inverter).

Verifica numerica

Python: dimensioni, capacità e ritardi di Elmore ($149$ e $215\ \mathrm{ps}$) confrontati con l'integrazione numerica delle scale RC ($153$ e $230\ \mathrm{ps}$: l'Elmore approssima con qualche percento di errore, per difetto).

Errori comuni

• Dimensionare tutti i p-MOS come $2r$ (cammino da $2$) dimenticando il cammino $D$–$B$–$C$ da $3$.
• Dimenticare di sommare i nodi interni nel ritardo di Elmore.
• Attribuire all'uscita la capacità dei due drain di p-MOS in parallelo invece del solo transistor singolo ($D$).

Esercizio 21 - porta complessa D più A per B più C, dimensionamento e ritardi di Elmore (esempio dalle slide)

Testo. $F=\overline{D+A(B+C)}$; riferimento $Z_n=1$, $Z_p=r=2{,}42$; $R_{n0}=13$ k, $R_{p0}=31{,}5$ k, $C_{d0}=2$ fF/$\mu$m, $L=0{,}25\ \mu$m, $C_{ext}=10$ fF.

• Schema: PDN: $D\parallel(A$-$(B\parallel C))$; PUN: $D$-$(A\parallel(B$-$C))$.
• Dimensioni (cammino più lungo): n-MOS: $A,B,C$: $Z_n=2$; $D$: $1$. p-MOS: $D,B,C$: $3r=7{,}27$; $A$: $2r=4{,}85$.
• Capacità: uscita $3{,}64+0{,}5+1{,}0+10=15{,}1$ fF; $X=3{,}0$; $Y=9{,}7$; $Z=7{,}3$ fF.
• Ritardi: $t_{pHL}=0{,}69(6{,}5\cdot3+13\cdot15{,}1)=149$ ps; $t_{pLH}=0{,}69(4{,}33\cdot7{,}3+8{,}67\cdot9{,}7+13\cdot15{,}1)=215$ ps; inverter $105$ ps.
• Rimedi: dimensionamento progressivo, riordino, scomposizione.
• Quesito giugno 2025: $a+b$ in uno stadio solo con gli ingressi negati (PDN: due n-MOS in serie su $\overline a,\overline b$) (c).
• Errori: $2r$ per tutti i p-MOS; nodi interni dimenticati; capacità di uscita.