Segnali digitali, livelli logici e margini di rumore

Analogico e digitale

Un segnale analogico può assumere infiniti valori in un intervallo (la tensione di un microfono); un segnale digitale assume un insieme finito di valori. Il caso più semplice sono due valori, il bit: $0$ e $1$ (falso e vero, basso e alto). Se il segnale è una tensione, i due valori sono due tensioni, spesso $0\ \mathrm V$ e $V_{DD}$ (la tensione di alimentazione).

Per rappresentare più di due valori si usano più bit: con $N$ bit si distinguono $2^N$ valori. Esempio: un segnale che varia tra $0{,}5\ \mathrm V$ e $1{,}5\ \mathrm V$ (escursione di $1\ \mathrm V$) rappresentato con $N=16$ bit ha $2^{16}=65\,536$ livelli, quindi una risoluzione di $$\Delta=\frac{1\ \mathrm V}{65\,536}=15{,}3\ \mu\mathrm V\qquad(0{,}0015\%\ \text{dell'escursione}).$$ Aumentare $N$ aumenta la precisione: è il primo vantaggio del digitale. Gli altri sono la possibilità di eseguire grandi quantità di operazioni algebriche (elaborazione del segnale), la riconfigurabilità via software e la facilità di trasmettere, copiare e archiviare l'informazione senza degradarla.

Un sistema digitale lavora in genere anche a tempo discreto: i segnali sono validi solo in certi istanti, di solito multipli di un periodo $T$ scandito da un segnale periodico a onda quadra, il clock. I sistemi che convertono grandezze analogiche in digitali, le elaborano e riconvertono il risultato sono detti a segnale misto (mixed-signal): il mondo fisico resta analogico e certe funzioni (sensori, amplificatori, radio) sono ancora analogiche.

Il transistor come interruttore

Il componente fondamentale dell'elettronica digitale è il transistor MOS usato come interruttore comandato dalla tensione di gate: chiuso quando $V_{GS}$ supera la soglia (n-MOS con $V_{in}=V_{DD}$), aperto quando $V_{in}=0$. Il MOS è in realtà un componente analogico con una caratteristica $I_D(V_{DS})$ che dipende da $V_{GS}$ (Il transistor MOS come interruttore - soglia, caratteristiche e capacitàIl MOS ha quattro terminali (gate, source, drain, bulk); il bulk dell'n-MOS va a massa, quello del p-MOS a V_DD. Il canale esiste (inversione) per V_GS > V_T nell'n-MOS (V_T > 0) e per V_GS < V_T nel p-MOS (V_T < 0). La soglia cresce in modulo con la tensione di source rispetto al bulk (effetto body): V_T = V_T0 + γ(√|−2Φ_F+V_SB| − √|2Φ_F|). Corrente: lineare per V_DS < V_GS − V_T, I_D = k'(W/L)[(V_GS−V_T)V_DS − V_DS²/2]; saturazione per V_DS > V_GS − V_T, I_D = (k'/2)(W/L)(V_GS−V_T)²(1+λV_DS). In digitale il transistor è un interruttore con resistenza equivalente R_eq ∝ 1/Z (Z = W/L) e capacità di gate C_g = C_ox W L, di drain e source ∝ W. Raddoppiando Z la resistenza dimezza e le capacità raddoppiano.Il transistor MOS come interruttore - soglia, caratteristiche e capacità →); lo si rende digitale scegliendo due soli punti di lavoro. Esiste anche il transistor duale, il p-MOS, chiuso con $V_{in}=0$ e aperto con $V_{in}=V_{DD}$. Rispetto all'interruttore ideale compaiono due non idealità: una resistenza non nulla da acceso e capacità parassite ai terminali; da esse nascono ritardi e consumi (tutto il resto del corso).

Livelli logici e soglie

In una porta reale i valori logici corrispondono a intervalli di tensione, non a valori esatti. Per l'uscita si definiscono

• $V_{OL}$: la tensione massima che l'uscita può avere quando rappresenta lo $0$ (uscita valida come $0$ se $V_{out}<V_{OL}$);
• $V_{OH}$: la tensione minima quando rappresenta l'$1$ ($V_{out}>V_{OH}$).

Per l'ingresso si definiscono

• $V_{IL}$: tensione massima interpretata come $0$ dalla porta che riceve ($V_{in}<V_{IL}\Rightarrow0$);
• $V_{IH}$: tensione minima interpretata come $1$ ($V_{in}>V_{IH}\Rightarrow1$).

Gli intervalli di ingresso sono più ampi di quelli di uscita: $V_{OL}<V_{IL}<V_{IH}<V_{OH}$. Fra $V_{IL}$ e $V_{IH}$ si trova la regione di transizione (non valida). I valori che separano le due rappresentazioni sono le soglie logiche.

Margini di rumore

Quando la porta A pilota la porta B, il segnale può essere disturbato; il disturbo massimo tollerabile senza errori è il margine di rumore: $$NM_L=V_{IL}-V_{OL},\qquad NM_H=V_{OH}-V_{IH}.$$ Per lo $0$: l'uscita peggiore della porta A è $V_{OL}$ e la porta B continua a leggere $0$ finché la tensione resta sotto $V_{IL}$; la differenza è la quantità di rumore che si può sommare. Analogo ragionamento per l'$1$. Più sono grandi i margini, più la porta è robusta.

Il rumore ha tre origini principali: accoppiamento induttivo, accoppiamento capacitivo tra linee vicine (diafonia o cross-talk) e disturbi sull'alimentazione. I disturbi accoppiati sono proporzionali all'escursione (swing) dei segnali: ridurre $V_{DD}$ riduce anche i margini in valore assoluto. Quanto un circuito debba essere immune dipende dall'ambiente (industriale, medicale, di consumo).

Esempio. Un'uscita garantisce $V_{OL}=0{,}2\ \mathrm V$ e $V_{OH}=2{,}3\ \mathrm V$ e l'ingresso della porta seguente legge $0$ sotto $V_{IL}=1{,}0\ \mathrm V$ e $1$ sopra $V_{IH}=1{,}5\ \mathrm V$. Allora $NM_L=1{,}0-0{,}2=0{,}8\ \mathrm V$ e $NM_H=2{,}3-1{,}5=0{,}8\ \mathrm V$: un disturbo di $0{,}7\ \mathrm V$ sovrapposto a un livello alto o basso non cambia il valore logico; uno di $0{,}9\ \mathrm V$ potrebbe farlo.

Caratteristica di trasferimento statica (VTC)

La caratteristica di trasferimento statica (VTC, voltage transfer characteristic) è il grafico di $V_{out}$ in funzione di $V_{in}$ in condizioni stazionarie. Per un inverter (Invertitore CMOS - caratteristica di trasferimento staticaL'inverter CMOS ha un p-MOS verso V_DD e un n-MOS verso massa con gli ingressi collegati: V_OH = V_DD, V_OL = 0, nessun cammino diretto in continua (consumo statico nullo). La VTC ha cinque regioni (n-MOS off; n sat/p lin; entrambi sat in V_M; n lin/p sat; p off). Con entrambi in saturazione e λ = 0: V_M = (V_Tn + r(V_DD + V_Tp))/(1 + r) con r = √(|k'_p|Z_p/(k'_n Z_n)). Bilanciamento statico (V_M = V_DD/2 con V_Tn = |V_Tp|): Z_p/Z_n = k'_n/|k'_p| (circa 3,8). Scalare Z_n e Z_p dello stesso fattore lascia V_M invariata e moltiplica la corrente di picco; aumentare Z_p/Z_n alza V_M, V_IL e V_IH; V_M segue V_DD. Margini NM_L = V_IL, NM_H = V_DD − V_IH (circa 1 V a 2,5 V).Invertitore CMOS - caratteristica di trasferimento statica →) è decrescente: $V_{in}$ bassa $\Rightarrow$ $V_{out}$ alta e viceversa.

• La tensione di soglia logica $V_M$ è il punto in cui $V_{out}=V_{in}$ (l'intersezione della VTC con la retta a $45^\circ$): $V_M=f(V_M)$.
• $V_{IL}$ e $V_{IH}$ sono i due punti in cui la pendenza (guadagno) vale $-1$: tra di loro il guadagno in modulo è maggiore di $1$ (zona di transizione), fuori è minore di $1$.
• $V_{OH}$ e $V_{OL}$ sono le uscite corrispondenti agli ingressi estremi ($V_{in}=0$ e $V_{in}=V_{DD}$); per l'inverter CMOS sono $V_{DD}$ e $0$.

Proprietà rigenerativa

Una porta è rigenerativa se, applicando in ingresso un livello degradato (lontano dai valori nominali ma dalla parte giusta di $V_M$), l'uscita è più vicina al valore nominale: collegando in cascata più porte, i livelli si ripuliscono stadio dopo stadio. Condizione: la VTC ha pendenza (in modulo) maggiore di $1$ nella regione di transizione, e quindi guadagno minore di $1$ fuori di essa, dove i livelli vengono "schiacciati" verso i valori nominali.

Esempio numerico (inverter di riferimento del grafico, $V_{DD}=2{,}5\ \mathrm V$). Un ingresso $V_{in}=1{,}0\ \mathrm V$ è uno $0$ degradato (sotto $V_M\approx1{,}26\ \mathrm V$ ma lontano da $0\ \mathrm V$): la catena di inverter dà $2{,}30\ \mathrm V\to0\ \mathrm V\to2{,}5\ \mathrm V\to0\ \mathrm V$. Un ingresso $V_{in}=1{,}6\ \mathrm V$ è un $1$ degradato, appena sopra $V_M$: la catena dà $0{,}14\ \mathrm V\to2{,}5\ \mathrm V\to0\ \mathrm V\to2{,}5\ \mathrm V$. Già dal secondo stadio i livelli sono quelli nominali, anche se il segnale di partenza era quasi a metà strada. I valori di $V_{IL},V_{IH}$ per questo inverter sono circa $1{,}0\ \mathrm V$ e $1{,}5\ \mathrm V$, quindi i margini valgono circa $NM_L\approx1{,}0\ \mathrm V$ e $NM_H\approx1{,}0\ \mathrm V$ (con $V_{OL}=0$ e $V_{OH}=V_{DD}$).

Una porta invertente non è per forza rigenerativa: lo è se la sua VTC ha la forma a "S" ripida. Una cascata di un numero dispari di inverter inverte il segnale, una cascata pari lo lascia invariato; l'uscita di una catena molto lunga è sempre un livello nominale.

Legame con la bistabilità. Collegando l'uscita di un inverter all'ingresso di un secondo, e l'uscita di questo all'ingresso del primo, il circuito deve soddisfare $V_{i1}=V_{o2}$ e $V_{i2}=V_{o1}$. Graficamente si sovrappongono la VTC del primo e la VTC del secondo ribaltata: le intersezioni sono tre, due stabili (agli estremi, $0\ \mathrm V$ e $V_{DD}$, dove il guadagno è minore di $1$) e una instabile (in $V_M$, dove il guadagno è maggiore di $1$ e ogni piccolo scostamento viene amplificato fino a uno dei due estremi: è la metastabilità). La bistabilità, cioè la capacità di memorizzare un bit, è quindi conseguenza della stessa forma della VTC che garantisce la proprietà rigenerativa: sono la stessa proprietà vista in due contesti (Latch, registri e parametri temporaliUn circuito sequenziale ha uno stato memorizzato in due modi: retroazione positiva (due inverter in anello, bistabile, i latch statici) o immagazzinamento di carica (circuiti dinamici). Un latch è sensibile al livello del clock (trasparente quando il clock è attivo, memorizza quando non lo è), un registro (flip-flop) è sensibile al fronte e si realizza con due latch sulle fasi opposte (master-slave). Il latch SR a porte NOR/NAND non ammette la combinazione S = R = 1 perché passando da lì alla memoria lo stato finale è imprevedibile. Parametri temporali del registro: ritardo clock-uscita t_c-q, tempo di setup t_su (dato stabile prima del fronte), tempo di hold t_hold (dato stabile dopo il fronte). Periodo minimo: T_min = t_c-q + t_p,logic(max) + t_su; vincolo di hold: t_cd,reg + t_cd,logic > t_hold. La pipeline spezza la logica con registri per aumentare la frequenza (a spese della latenza).Latch, registri e parametri temporali →).

Fan-in e fan-out

• Fan-in: numero di ingressi della porta. Un valore alto indica una realizzazione complessa e lenta (Porte logiche CMOS - ritardo di Elmore, fan-in e consumoIl ritardo di una porta dipende dalla configurazione degli ingressi: si calcola il caso peggiore (un solo cammino conduttivo, il più resistivo) e il caso migliore. Per una rete RC con transistor in serie si usa il ritardo di Elmore: t = 0,69 Σ_k C_k · R_k, con R_k la resistenza totale tra il nodo k e il generatore (massa o V_DD) lungo il cammino e C_k la capacità del nodo. Per NAND2 con R_n = R_p: t_pLH (caso peggiore) = 0,69 R_p C, t_pHL = 0,69·2R_n C, quindi t_pHL = 2 t_pLH; per NOR2 è l'opposto. Una NOR a N ingressi (tutti i transistor uguali, nodi interni trascurati): t_pLH = 0,69 R_p C N(N+1), t_pHL = 0,69 R_n C (N+1): il ritardo cresce col quadrato del fan-in, perciò si evitano fan-in maggiori di 4. Rimedi: dimensionamento progressivo (transistor più grandi dal lato opposto all'uscita), riordino degli ingressi (il più tardivo vicino all'uscita), cascata di porte con meno ingressi, buffer. La potenza dinamica dipende dalla probabilità di commutazione.Porte logiche CMOS - ritardo di Elmore, fan-in e consumo →).
• Fan-out: numero massimo di porte (in genere inverter elementari di dimensioni fissate) collegabili all'uscita senza compromettere il funzionamento. Ogni porta pilotata aggiunge le sue capacità di gate al carico.

Prestazioni: tempi di propagazione e potenza

Altre figure di merito sono il consumo di potenza (energia assorbita per operazione) e i tempi di propagazione (Invertitore CMOS - ritardo di propagazioneIn commutazione l'inverter è un circuito RC del primo ordine: il tempo di propagazione al 50% vale t_p = ln2·τ = 0,69·R·C. Con R_n e R_p resistenze equivalenti e C_L = C_int + C_ext (intrinseca = capacità di drain di n-MOS e p-MOS; estrinseca = gate delle porte pilotate e interconnessioni): t_pHL = 0,69 R_n C_L, t_pLH = 0,69 R_p C_L. Con Z_p = βZ_n, R_p/R_n = r/β (r = R_p0/R_n0 ≈ 2,4): il bilanciamento dinamico (t_pHL = t_pLH) richiede β = r, mentre il minimo del ritardo medio con carico a gate si ha per β = √r. Moltiplicando Z_n e Z_p per S: t_p = t_p0 (1 + C_ext/(S C_int,ref)): a carico estrinseco dominante raddoppiare le larghezze dimezza il ritardo; con carico intrinseco dominante non cambia (autocaricamento).Invertitore CMOS - ritardo di propagazione →):

• $t_{pHL}$ e $t_{pLH}$ si misurano dal $50\%$ dell'escursione dell'ingresso al $50\%$ di quella dell'uscita; l'etichetta indica la transizione dell'uscita (HL: alto $\to$ basso). In generale $t_{pHL}\ne t_{pLH}$; spesso si usa la media $t_p=\dfrac{t_{pHL}+t_{pLH}}2$.
• Tempi di salita e discesa $t_r$ e $t_f$: variazione dell'uscita dal $10\%$ al $90\%$ (e viceversa).

Il costo di un circuito integrato dipende da costi fissi (tecnologia, set di maschere) e variabili (area di silicio, progetto): l'integrazione ha senso per produzioni di massa (Processo di fabbricazione CMOS, layout e parassitiUn circuito integrato CMOS si realizza su un wafer di silicio con una sequenza di passi fotolitografici: ogni maschera ottica riporta la geometria planare di uno strato (layer) e permette di sviluppare in modo selettivo il fotoresist, che protegge le zone non da attaccare o da drogare. Ordine: regioni attive e trincee di isolamento (STI), impianto delle well, deposizione e sagomatura del polisilicio (gate), impianto di source/drain (n+ e p+, il polisilicio si droga insieme), contatti e via, piste metalliche. Il progettista descrive il circuito con il layout (una maschera per layer) nel rispetto delle regole di layout (spessore, spaziatura, sovrapposizione), verificate dal DRC. Gli elementi parassiti sono resistenze (R = R_□·L/W), capacità (area più bordo, C = C_A·A + C_b·P) e transistor bipolari; le interconnessioni lunghe hanno ritardo ≈ 0,38 R C (rete distribuita). Il package deve avere basse parassite, robustezza, smaltimento del calore e costo basso.Processo di fabbricazione CMOS, layout e parassiti →). Dal 1971 (Intel 4004, $2300$ transistor) a oggi ($>10^{10}$ transistor per chip) il numero di dispositivi per chip raddoppia ogni circa due anni (legge di Moore) e le dimensioni minime scalano da $10\ \mu$m a pochi nanometri; ridurre le dimensioni del $30\%$ per generazione riduce il ritardo del $30\%$, raddoppia la densità e riduce l'energia per transizione di circa il $65\%$.

Errori comuni

• Confondere $V_{OH},V_{OL}$ (garanzie dell'uscita) con $V_{IH},V_{IL}$ (richieste dell'ingresso): i margini sono differenze tra uscita e ingresso.
• Scrivere $NM_H=V_{IH}-V_{OH}$ (segno invertito): deve risultare positivo in una buona porta.
• Credere che $V_M$ sia sempre $V_{DD}/2$: lo è solo se l'inverter è bilanciato.
• Dire che una porta invertente è sempre rigenerativa: serve guadagno maggiore di $1$ nella transizione.