Il transistor MOS come interruttore - soglia, caratteristiche e capacità

La fisica del dispositivo (bande, drogaggio, struttura del canale) si trova in Transistor ad effetto di campo - JFET e MOSFETNel transistor a effetto di campo la tensione di gate controlla la corrente di drain senza assorbire corrente (I_G = 0). Il MOSFET ha quattro versioni: canale n o p, enhancement (V_t > 0 per n) o depletion (V_t < 0 per n). In saturazione I_D = k(V_GS − V_t)² = I_DSS(V_GS/V_t − 1)²(1 + λV_DS), con g_m = 2|I_D|/|V_GS − V_t| e r_o ≈ 1/(λ|I_D|); in zona ohmica I_D = k[2(V_GS−V_t)V_DS − V_DS²]. Zone (n-MOS): interdizione V_GS < V_t; ohmica 0 < V_DS < V_GS − V_t; saturazione V_DS > V_GS − V_t (per il canale p, tutte le disuguaglianze si invertono). Il JFET segue le stesse equazioni del depletion con V_t = V_p (tensione di pinch-off).Transistor ad effetto di campo - JFET e MOSFET →, MOSFET - caratteristiche di uscita dalla struttura del canaleNel MOSFET a canale n con V_GS > V_t la carica del canale per unità di area vale Q_n(y) = −C_ox[V_GS − V(y) − V_t], dove V(y) è il potenziale del canale nel punto y (da 0 al source a V_DS al drain). La corrente di deriva I_D = W μ_n C_ox [V_GS − V(y) − V_t] dV/dy è costante lungo il canale: integrando da 0 a L si ottiene la zona ohmica I_D = μ_nC_ox(W/L)[(V_GS−V_t)V_DS − V_DS²/2] = k[2(V_GS−V_t)V_DS − V_DS²], con k = ½μ_nC_oxW/L. Per V_DS = V_GS − V_t la carica al drain si annulla (strozzamento): oltre, I_D = k(V_GS−V_t)² (saturazione).MOSFET - caratteristiche di uscita dalla struttura del canale → e Semiconduttori - bande, drogaggio e legge di azione di massaNel silicio puro (intrinseco) ogni coppia elettrone-lacuna è creata dall'agitazione termica: n = p = n_i ≈ 1,5·10^10 cm^-3 a 300 K, con n_i^2 proporzionale a T^3 e^{-E_G/kT}. Il drogaggio con donatori (gruppo V) crea elettroni liberi (tipo n, n ≈ N_D), con accettori (gruppo III) crea lacune (tipo p, p ≈ N_A). Vale sempre la legge di azione di massa n·p = n_i^2 e la neutralità della carica p + N_D = n + N_A; con drogaggi compensati conta la differenza N_D − N_A.Semiconduttori - bande, drogaggio e legge di azione di massa →; qui si richiamano solo le relazioni che servono ai circuiti digitali, nella notazione del corso (fattore di forma $Z=W/L$, transconduttanza di processo $k'$).

Struttura e simboli

Il MOSFET ad arricchimento ha quattro terminali: gate (G, elettrodo di polisilicio isolato dal canale da un sottile ossido), source (S), drain (D) e bulk o substrato (B). Il canale tra source e drain si forma sotto il gate solo se la tensione di gate lo "inverte": nell'n-MOS (substrato di tipo p) il canale è di elettroni e $V_{GS}>V_T>0$; nel p-MOS (substrato di tipo n, in una wellregione del substrato drogata in modo opposto, in cui si costruisce il transistor di tipo complementare) il canale è di lacune e $V_{GS}<V_T<0$.

Convenzioni importanti:

• il bulk dell'n-MOS è collegato a massa ($0\ \mathrm V$), quello del p-MOS a $V_{DD}$ (le giunzioni source-bulk e drain-bulk devono restare in inversa);
• nell'n-MOS il source è il terminale a tensione minore; nel p-MOS è quello a tensione maggiore;
• l'n-MOS serve a scaricare un nodo (trasmette bene gli $0$), il p-MOS a caricarlo (trasmette bene gli $1$): è la ragione della struttura complementare (Porte logiche CMOS - struttura statica complementare e dimensionamentoUna porta CMOS statica complementare ha una rete di pull-down (PDN, n-MOS) verso massa e una di pull-up (PUN, p-MOS) verso V_DD, duali tra loro: serie ↔ parallelo. La PDN conduce quando la funzione f degli ingressi vale 1 e porta l'uscita a 0, quindi F = NOT f (le porte a uno stadio sono invertenti). Serie di n-MOS = AND, parallelo = OR; i p-MOS (chiusi con ingresso basso) fanno l'opposto. Escursione completa, nessun consumo statico, ritardo da R e C di uscita. Dimensionamento: si parte dall'inverter di riferimento (Z_n = 1, Z_p = r ≈ 2,4) e si scala ogni transistor del numero di transistor della serie peggiore a cui appartiene, così che la resistenza nel caso peggiore uguagli quella dell'inverter (NAND2: Z_n = 2, Z_p = r; NOR2: Z_n = 1, Z_p = 2r). Per un obiettivo R_pd = R*: Z_n = m R_n0/R* con m transistor in serie nel cammino peggiore. Per minimizzare la capacità di uscita si collegano all'uscita meno drain possibile.Porte logiche CMOS - struttura statica complementare e dimensionamento →).

Finché $V_{GS}<V_T$ (n-MOS) il transistor è in accumulazione: spento, corrente nulla (si trascura la corrente di soglia). Per $V_{GS}>V_T$ è in inversione ed è acceso.

Tensione di soglia ed effetto body

La tensione di soglia $V_T$ è il valore minimo di $V_{GS}$ che porta il canale in inversione. Dipende anche dalla polarizzazione del bulk rispetto al source: $$V_{Tn}=V_{T0n}+\gamma_n\Big(\sqrt{\lvert-2\Phi_F+V_{SB}\rvert}-\sqrt{\lvert2\Phi_F\rvert}\Big),$$ dove $V_{T0}$ è la soglia con $V_{SB}=0$, $\gamma$ il coefficiente di effetto body ($\mathrm V^{1/2}$) e $2\Phi_F$ il doppio del potenziale di Fermi. È l'effetto body: in un n-MOS, per $V_{SB}>0$ (source più alto del bulk) il modulo di $V_T$ aumenta; per $V_{SB}=0$ non c'è effetto. Nel p-MOS (bulk a $V_{DD}$) il modulo di $V_T$ aumenta quando il source si trova a una tensione più bassa del bulk, cioè per $V_{SB}<0$.

Esempio numerico ($V_{T0}=0{,}4\ \mathrm V$, $\gamma=0{,}4\ \mathrm V^{1/2}$, $2\Phi_F=0{,}6\ \mathrm V$): per $V_{SB}=0{,}5\ \mathrm V$, $V_T=0{,}4+0{,}4\,(\sqrt{1{,}1}-\sqrt{0{,}6})=0{,}510\ \mathrm V$; per $V_{SB}=1\ \mathrm V$, $V_T=0{,}596\ \mathrm V$; per $V_{SB}=2\ \mathrm V$, $V_T=0{,}735\ \mathrm V$. L'effetto è rilevante nei circuiti digitali quando il source di un n-MOS si innalza (porte in serie, pass-transistor: Logica a pass-transistor e gate di trasmissioneNella logica a pass-transistor gli ingressi pilotano sia i gate sia i terminali di source/drain di una rete di interruttori (N transistor per N ingressi, nessun consumo statico, alcune funzioni, come AND, MUX e XOR, richiedono pochi transistor). Gli n-MOS trasmettono bene gli 0 ma male gli 1 (V_DD − V_Tn, con effetto body: circa 1,8 V da 2,5 V), i p-MOS al contrario (V_Tp in modulo per lo 0): il livello degradato non è rigenerato e può far condurre un inverter successivo (consumo statico). Il gate di trasmissione (n-MOS e p-MOS in parallelo, con G e nG complementari) trasmette bene entrambi i livelli, con resistenza R_n‖R_p quasi costante, ma costa due transistor e raddoppia le capacità. Una catena di n pass-transistor ha ritardo ∝ n² (Elmore, 0,69 R C n(n+1)/2): si inseriscono buffer ogni m = 1,7√(t_buf/(R_eq C)) stadi.Logica a pass-transistor e gate di trasmissione →); nei temi d'esame, dove manca il valore di $\gamma$, si assegna direttamente la variazione ($\Delta V_{Tn}=-\Delta V_{Tp}=0{,}3\ \mathrm V$).

Caratteristiche corrente-tensione

Per un transistor a canale lungo (modello per l'analisi manuale), con $Z=W/L$ e $k'=\mu C_{ox}$ ($k'_n>0$, $k'_p<0$ nei dati d'esame):

Per il p-MOS valgono le stesse relazioni con tutte le tensioni negative (si lavora con i moduli: $\lvert V_{GS}\rvert$, $\lvert V_{DS}\rvert$, $\lvert V_T\rvert$). Il parametro $\lambda$ (modulazione della lunghezza di canale) tiene conto della lieve pendenza della caratteristica in saturazione. Il test sulla regione si fa calcolando la tensione di gate-soglia $V_{GT}=V_{GS}-V_T$ e confrontandola con $V_{DS}$: lineare se $V_{DS}<V_{GT}$ (canale simmetrico, "più stretto" da nessuna parte), saturo se $V_{DS}>V_{GT}$ (canale strozzato dal lato del drain, pinch-off).

Esempio. n-MOS con $k'_n=115\ \mu\mathrm A/\mathrm V^2$, $Z=3$, $V_T=0{,}4\ \mathrm V$, $V_{GS}=2{,}5\ \mathrm V$: $V_{GT}=2{,}1\ \mathrm V$ e $k'_nZ=345\ \mu\mathrm A/\mathrm V^2$. Con $V_{DS}=0{,}5\ \mathrm V<2{,}1$ è lineare: $I_D=345\,(2{,}1\cdot0{,}5-0{,}125)=319\ \mu\mathrm A$. Con $V_{DS}=2{,}5\ \mathrm V>2{,}1$ è in saturazione: $I_D=\tfrac12\cdot345\cdot2{,}1^2\,(1+0{,}06\cdot2{,}5)=875\ \mu\mathrm A$ (senza $\lambda$: $761\ \mu\mathrm A$).

La stessa corrente in funzione di $V_{GS}$ (con $V_{DS}$ fissata in saturazione) cresce quadraticamente per $V_{GS}>V_T$: raddoppiare $V_{GS}-V_T$ quadruplica la corrente. Perciò in un circuito integrato a $V_{DD}$ ridotta la corrente dei transistor si riduce molto più che proporzionalmente ($V_{GT}=V_{DD}-V_T$), e i ritardi aumentano (Invertitore CMOS - ritardo di propagazioneIn commutazione l'inverter è un circuito RC del primo ordine: il tempo di propagazione al 50% vale t_p = ln2·τ = 0,69·R·C. Con R_n e R_p resistenze equivalenti e C_L = C_int + C_ext (intrinseca = capacità di drain di n-MOS e p-MOS; estrinseca = gate delle porte pilotate e interconnessioni): t_pHL = 0,69 R_n C_L, t_pLH = 0,69 R_p C_L. Con Z_p = βZ_n, R_p/R_n = r/β (r = R_p0/R_n0 ≈ 2,4): il bilanciamento dinamico (t_pHL = t_pLH) richiede β = r, mentre il minimo del ritardo medio con carico a gate si ha per β = √r. Moltiplicando Z_n e Z_p per S: t_p = t_p0 (1 + C_ext/(S C_int,ref)): a carico estrinseco dominante raddoppiare le larghezze dimezza il ritardo; con carico intrinseco dominante non cambia (autocaricamento).Invertitore CMOS - ritardo di propagazione →).

Capacità del MOS

Il comportamento dinamico dipende dalle capacità parassite tra i terminali (gate-canale, gate-source/drain per sovrapposizione, giunzioni source-bulk e drain-bulk):

• Capacità di gate (modello semplificato): $C_g=C_{ox}\,W\,L$, con $C_{ox}=\varepsilon_{ox}/t_{ox}$ (fF/$\mu\mathrm m^2$). È proporzionale all'area del gate ($W\cdot L$), non solo a $W$. Esempio: $C_{ox}=5\ \mathrm{fF}/\mu\mathrm m^2$, $W=0{,}5\ \mu\mathrm m$, $L=0{,}25\ \mu\mathrm m$: $C_g=0{,}625\ \mathrm{fF}$.
• Capacità di giunzione di source e di drain: $C_D=C_{d0}W$, $C_S=C_{s0}W$ con $C_{d0}$, $C_{s0}$ in fF/$\mu\mathrm m$ ($1{,}4$–$2\ \mathrm{fF}/\mu\mathrm m$ negli esempi d'esame). Sono proporzionali a $W$ e indipendenti da $L$ (dipendono dall'area di diffusione, larga $W$, e dal suo bordo; le due componenti sono "fondo" e "bordo"). Il drain e il source diffusi hanno una giunzione verso il bulk: raddoppiando $W$ la capacità source-bulk raddoppia.

Esempio: $C_{d0}=2\ \mathrm{fF}/\mu\mathrm m$, $W=3\ \mu\mathrm m$: $C_D=6\ \mathrm{fF}$.

Il transistor come interruttore: resistenza equivalente

Quando $V_{GS}$ è al massimo ($\lvert V_{GS}\rvert=V_{DD}$) il transistor è una resistenza $R_{on}$ tra source e drain; durante una commutazione il punto di lavoro percorre la caratteristica tra saturazione e zona lineare. Si definisce una resistenza equivalente (media di $V_{DS}/I_D$ nel tratto da $V_{DD}$ a $V_{DD}/2$): $$R_{eq}=\frac1{V_{DD}/2}\int_{V_{DD}/2}^{V_{DD}}\frac{V}{I_{DSAT}(1+\lambda V)}\,dV\simeq\frac34\frac{V_{DD}}{I_{DSAT}}\Big(1-\frac79\lambda V_{DD}\Big).$$ Poiché $I_{DSAT}\propto Z$, $R_{eq}\propto1/Z$: si indica $R_{n0}$ (n-MOS) e $R_{p0}$ (p-MOS) il valore per $Z=1$, e per un transistor di fattore $Z$ $$R_n=\frac{R_{n0}}{Z_n},\qquad R_p=\frac{R_{p0}}{Z_p}.$$ Per una tecnologia a $0{,}25\ \mu\mathrm m$ con $L=L_{min}$ la tabella dà ($Z=1$) $R_n=35;19;15;13\ \mathrm{k\Omega}$ e $R_p=115;55;38;31\ \mathrm{k\Omega}$ per $V_{DD}=1;1{,}5;2;2{,}5\ \mathrm V$: la resistenza diminuisce monotonicamente all'aumentare di $V_{DD}$ (più tensione, più corrente) ed è circa $2{,}4$ volte maggiore nel p-MOS (minore mobilità delle lacune). I valori numerici si danno nei dati dell'esercizio ($R_{n0}=13\ \mathrm{k\Omega}$, $R_{p0}=31{,}5\ \mathrm{k\Omega}$ a $2{,}5\ \mathrm V$). Nota: la formula con il modello a canale lungo sottostima $R_{eq}$ (qui dà $6{,}5\ \mathrm{k\Omega}$ contro $13\ \mathrm{k\Omega}$), perché nei transistor a canale corto la corrente satura per la saturazione della velocità dei portatori.

Esempio di scalatura (tema d'esame). Un n-MOS con $W/L=1\ \mu\mathrm m/0{,}5\ \mu\mathrm m$ ($Z=2$) ha $C_S=C_D=10\ \mathrm{fF}$ e $R_{ON}=10\ \mathrm{k\Omega}$. Con $W/L=4\ \mu\mathrm m/0{,}5\ \mu\mathrm m$ ($Z=8$, $W$ quadruplicata e $L$ uguale): le capacità di drain e source $\propto W$ diventano $40\ \mathrm{fF}$ e la resistenza $\propto1/Z$ diventa $10/4=2{,}5\ \mathrm{k\Omega}$. Ricorda: più grande è il transistor, più velocemente carica o scarica (resistenza minore) ma più carica (capacità maggiore) il nodo che lo precede.

Il transistor nel circuito: modello RC

Per l'analisi di un circuito digitale ogni transistor acceso si sostituisce con la resistenza $R_{eq}$ tra drain e source e si aggiungono le capacità ai nodi: $C_g$ al nodo di ingresso (che il transistor carica), $C_D$, $C_S$ ai nodi di uscita e di source. Il circuito risultante è una rete RC del primo ordine (Invertitore CMOS - ritardo di propagazioneIn commutazione l'inverter è un circuito RC del primo ordine: il tempo di propagazione al 50% vale t_p = ln2·τ = 0,69·R·C. Con R_n e R_p resistenze equivalenti e C_L = C_int + C_ext (intrinseca = capacità di drain di n-MOS e p-MOS; estrinseca = gate delle porte pilotate e interconnessioni): t_pHL = 0,69 R_n C_L, t_pLH = 0,69 R_p C_L. Con Z_p = βZ_n, R_p/R_n = r/β (r = R_p0/R_n0 ≈ 2,4): il bilanciamento dinamico (t_pHL = t_pLH) richiede β = r, mentre il minimo del ritardo medio con carico a gate si ha per β = √r. Moltiplicando Z_n e Z_p per S: t_p = t_p0 (1 + C_ext/(S C_int,ref)): a carico estrinseco dominante raddoppiare le larghezze dimezza il ritardo; con carico intrinseco dominante non cambia (autocaricamento).Invertitore CMOS - ritardo di propagazione →) o, per più transistor in serie, una rete RC distribuita (Porte logiche CMOS - ritardo di Elmore, fan-in e consumoIl ritardo di una porta dipende dalla configurazione degli ingressi: si calcola il caso peggiore (un solo cammino conduttivo, il più resistivo) e il caso migliore. Per una rete RC con transistor in serie si usa il ritardo di Elmore: t = 0,69 Σ_k C_k · R_k, con R_k la resistenza totale tra il nodo k e il generatore (massa o V_DD) lungo il cammino e C_k la capacità del nodo. Per NAND2 con R_n = R_p: t_pLH (caso peggiore) = 0,69 R_p C, t_pHL = 0,69·2R_n C, quindi t_pHL = 2 t_pLH; per NOR2 è l'opposto. Una NOR a N ingressi (tutti i transistor uguali, nodi interni trascurati): t_pLH = 0,69 R_p C N(N+1), t_pHL = 0,69 R_n C (N+1): il ritardo cresce col quadrato del fan-in, perciò si evitano fan-in maggiori di 4. Rimedi: dimensionamento progressivo (transistor più grandi dal lato opposto all'uscita), riordino degli ingressi (il più tardivo vicino all'uscita), cascata di porte con meno ingressi, buffer. La potenza dinamica dipende dalla probabilità di commutazione.Porte logiche CMOS - ritardo di Elmore, fan-in e consumo →). Per i punti di lavoro in continua e i piccoli segnali di un MOS analogico si veda Polarizzazione dei MOSFETIl gate non assorbe corrente, quindi V_G = V_DD R_G2/(R_G1+R_G2) e V_G = V_GS + R_S I_D. Con I_D = I_DSS(V_GS/V_t − 1)² si ottiene un'equazione di secondo grado in V_GS: si sceglie la radice in zona di conduzione (V_GS > V_t per n-MOS, V_GS < V_t per p-MOS), si calcola I_D e V_DS = V_DD − (R_D+R_S)I_D e si verifica la saturazione (n-MOS: V_DS > V_GS − V_t). Con R_S = 0 la polarizzazione è immediata (V_GS = V_G). Se la saturazione è falsa si risolve in zona ohmica con I_D = k[2(V_GS−V_t)V_DS − V_DS²]. Il procedimento vale per enhancement, depletion e JFET.Polarizzazione dei MOSFET →; in digitale interessano solo gli stati acceso (resistenza $R_{eq}$) e spento (circuito aperto).

Errori comuni

• Dimenticare che nel p-MOS le tensioni sono negative: si lavora con i moduli e si controlla $\lvert V_{DS}\rvert$ contro $\lvert V_{GS}\rvert-\lvert V_T\rvert$.
• Usare la formula di saturazione senza verificare la regione, o usare $\lambda$ nella regione lineare.
• Considerare la capacità di drain proporzionale a $W\cdot L$ (lo è solo la capacità di gate).
• Dire che la capacità di gate è costante se $Z$ resta costante: $C_g=C_{ox}WL$ dipende dall'area.
• Scambiare source e drain nei transistor di pass: il source è sempre il terminale a tensione minore (n-MOS) o maggiore (p-MOS).