Processo di fabbricazione CMOS, layout e parassiti

Fino a qui il transistor è un oggetto con parametri $k'$, $R_{eq}$, $C_{d0}$ (Il transistor MOS come interruttore - soglia, caratteristiche e capacitàIl MOS ha quattro terminali (gate, source, drain, bulk); il bulk dell'n-MOS va a massa, quello del p-MOS a V_DD. Il canale esiste (inversione) per V_GS > V_T nell'n-MOS (V_T > 0) e per V_GS < V_T nel p-MOS (V_T < 0). La soglia cresce in modulo con la tensione di source rispetto al bulk (effetto body): V_T = V_T0 + γ(√|−2Φ_F+V_SB| − √|2Φ_F|). Corrente: lineare per V_DS < V_GS − V_T, I_D = k'(W/L)[(V_GS−V_T)V_DS − V_DS²/2]; saturazione per V_DS > V_GS − V_T, I_D = (k'/2)(W/L)(V_GS−V_T)²(1+λV_DS). In digitale il transistor è un interruttore con resistenza equivalente R_eq ∝ 1/Z (Z = W/L) e capacità di gate C_g = C_ox W L, di drain e source ∝ W. Raddoppiando Z la resistenza dimezza e le capacità raddoppiano.Il transistor MOS come interruttore - soglia, caratteristiche e capacità →). Questa nota mostra da dove vengono: come un circuito viene fisicamente realizzato, come lo si descrive (layout) e quali elementi non voluti (parassiti) ne derivano.

Dal wafer al circuito integrato

Un circuito integrato è costruito su un wafer di silicio con un processo che ripete più volte la stessa operazione: deposizione o crescita di uno strato (ossido, polisilicio, metallo), fotolitografia per definire dove l'operazione successiva (attacco chimico o al plasma, impiantazione ionica) agisce, rimozione. Un processo CMOS moderno è a doppia well (n-well e p-well, per i due tipi di transistor) con isolamento STI (shallow trench isolation: trincee riempite di ossido) e più livelli di metallo.

Fotolitografia e maschere

Un passo di processo fotolitografico (esempio: attacco selettivo di uno strato di $\mathrm{SiO}_2$):

1. ossidazione e deposizione dell'ossido di silicio sul substrato;
2. deposizione del fotoresist (materiale fotosensibile);
3. esposizione con luce UV attraverso la maschera ottica, che lascia passare la luce solo in certe zone;
4. sviluppo: il resist esposto (o non esposto, a seconda del tipo) viene rimosso, l'altro resta;
5. attacco chimico o al plasma dell'ossido nelle zone non protette dal resist;
6. rimozione del resist e risciacquo. Il fotoresist serve a proteggere selettivamente alcune zone durante il passo successivo (esposizione e attacco, oppure impianto); la maschera descrive la geometria planare di uno specifico layer tecnologico e permette di sviluppare in modo selettivo il fotoresist. Il processo richiede un numero di maschere (una per layer) e il loro costo è un costo fisso elevato (il costo di un set di maschere cresce vertiginosamente con la miniaturizzazione: la tecnologia è conveniente solo per produzioni di massa).

Sequenza dei passi principali

Il gate è di polisilicio (non di metallo): si autoallinea a source e drain, perché il polisilicio maschera l'impianto. L'ossido di gate è sottile ($t_{ox}$ di pochi nm), l'ossido di campo (o STI) è spesso.

Layout

Il layout è la descrizione geometrica del circuito: per ogni layer un disegno planare, ossia una maschera. Per un invertitore: la regione attiva n (n-MOS) e quella p (p-MOS in n-well), il polisilicio che attraversa entrambe (gate comune, ingresso), contatti verso le diffusioni, metal1 per $V_{DD}$, massa e uscita. Dalle dimensioni del disegno si ricava $Z=W/L$ ($W$ = larghezza della regione attiva sotto il gate, $L$ = larghezza del polisilicio): per esempio, con $L=0{,}06\ \mu\mathrm m$, un n-MOS con $W=0{,}135\ \mu\mathrm m$ ha $Z_n=2{,}25$ e un p-MOS con $W=0{,}27\ \mu\mathrm m$ ha $Z_p=4{,}5$; l'inverter "4×" ha $Z_n=9$, $Z_p=18$.

Regole di layout (design rules): condizioni sulla geometria delle maschere che tengono conto dei limiti litografici e garantiscono la corrispondenza tra circuito integrato e disegno. Tre tipi:

• di spessore: ogni layer ha una larghezza minima (evita interruzioni delle piste);
• di spaziatura: distanza minima tra due maschere (stesso layer o diversi), per evitare contatti o transistor parassiti (per esempio polisilicio e regione attiva);
• di sovrapposizione: garantiscono l'interazione voluta (il gate deve sporgere dalla regione attiva; un contatto deve stare dentro il poly e il metal1). Il DRC (design rule checker) verifica le regole sul layout. La tensione di soglia e il numero di maschere dipendono dalla tecnologia; le dimensioni minime (lunghezza del gate) determinano $L_{min}$.

Elementi parassiti

Nel circuito integrato esistono strutture non volute:

1. Resistenze: ogni layer ha resistività non nulla. Per una pista di lunghezza $L$, larghezza $W$ e spessore $T$: $R=\rho\dfrac{L}{WT}=R_\square\dfrac LW$, con la resistenza quadra $R_\square=\rho/T$ (in $\Omega/\square$) e $L/W$ numero di quadrati. Esempio: pista di polisilicio con $R_\square=70\ \Omega/\square$, lunga $32\ \mu\mathrm m$ e larga $0{,}4\ \mu\mathrm m$: $80$ quadrati, $R=5600\ \Omega$. Solo $L$ e $W$ sono parametri del progettista.
2. Capacità: ogni layer forma con il bulk una capacità con l'ossido come dielettrico, $C=C_{ox}\cdot W\cdot L$ (sottile sotto il gate; spesso, e quindi molto più piccola per unità di area, altrove). Per una pista si conta l'area e il bordo (i campi di bordo, fringing): $C=C_A\cdot A+C_b\cdot P$ con $C_A$ in fF/$\mu\mathrm m^2$ e $C_b$ in fF/$\mu\mathrm m$. Ci sono anche le capacità tra layer sovrapposti e le capacità mutue tra piste parallele (inversamente proporzionali alla distanza: cross-talk).
3. Transistor bipolari parassiti: le giunzioni pn e np del processo (diffusioni, well, substrato) formano bjt indesiderati, causa del latch-up.

Esempio di interconnessione. Una pista di polisilicio di $100\ \mu\mathrm m\times0{,}25\ \mu\mathrm m$ con $R_\square=30\ \Omega/\square$, $C_A=0{,}4\ \mathrm{fF}/\mu\mathrm m^2$ e $C_b=0{,}1\ \mathrm{fF}/\mu\mathrm m$: $R=30\cdot400=12\ \mathrm{k\Omega}$; $A=25\ \mu\mathrm m^2\to10\ \mathrm{fF}$; i due bordi $2\cdot100\cdot0{,}1=20\ \mathrm{fF}$; $C=30\ \mathrm{fF}$. Il ritardo di una linea RC distribuita (resistenza e capacità uniformemente ripartite) al $50\%$ è $t_p\approx0{,}38\,RC$ (in confronto con $0{,}69\,RC$ del modello concentrato), qui $0{,}38\cdot12\ \mathrm{k\Omega}\cdot30\ \mathrm{fF}=137\ \mathrm{ps}$. Una pista lunga come la word line di una memoria (Memorie a semiconduttore - struttura a matrice, decoder e ROMLe memorie a semiconduttore si classificano in lettura/scrittura (SRAM, DRAM: volatili) e sola lettura (ROM a maschera, PROM, EPROM, EEPROM, Flash: non volatili); l'accesso è casuale o non casuale (FIFO, registri a scorrimento, CAM). La struttura è a matrice di celle: una word line (WL) seleziona una riga attraverso il decoder di riga (N indirizzi → 2^N WL), una bit line (BL) porta il dato alla colonna scelta dal decoder/multiplexer di colonna e dal sense amplifier. La ROM a NOR ha per ogni bit line un p-MOS di carico e n-MOS dove il bit è 0 (con WL alta tirano la BL a massa): compatta e veloce; la ROM a NAND ha serie di n-MOS ed è molto più piccola ma più lenta. Ritardo di una WL: R del polisilicio × C dei gate (Elmore); di una BL: C dei drain con la R dei transistor o del carico.Memorie a semiconduttore - struttura a matrice, decoder e ROM →) è un caso tipico; per le piste lunghe sono necessari buffer.

Modelli per le interconnessioni: il modello completo ha resistenze e capacità distribuite; per piste corte e di metallo (bassa resistenza) basta il modello capacitivo (capacità $C_w$ al nodo, come nel carico dell'inverter: Invertitore CMOS - ritardo di propagazioneIn commutazione l'inverter è un circuito RC del primo ordine: il tempo di propagazione al 50% vale t_p = ln2·τ = 0,69·R·C. Con R_n e R_p resistenze equivalenti e C_L = C_int + C_ext (intrinseca = capacità di drain di n-MOS e p-MOS; estrinseca = gate delle porte pilotate e interconnessioni): t_pHL = 0,69 R_n C_L, t_pLH = 0,69 R_p C_L. Con Z_p = βZ_n, R_p/R_n = r/β (r = R_p0/R_n0 ≈ 2,4): il bilanciamento dinamico (t_pHL = t_pLH) richiede β = r, mentre il minimo del ritardo medio con carico a gate si ha per β = √r. Moltiplicando Z_n e Z_p per S: t_p = t_p0 (1 + C_ext/(S C_int,ref)): a carico estrinseco dominante raddoppiare le larghezze dimezza il ritardo; con carico intrinseco dominante non cambia (autocaricamento).Invertitore CMOS - ritardo di propagazione →).

Packaging

Il chip (die) deve essere montato in un package con requisiti elettrici (parassite basse), meccanici (robustezza), termici (smaltimento del calore) ed economici (costo basso). Tecniche di collegamento: wire bonding (fili tra pad e lead frame), TAB (tape-automated bonding, nastro polimerico con piste) e flip-chip (bump di saldatura, il die è capovolto: migliori parassite e molti più contatti). Il package si collega alla scheda per foratura (through-hole) o a montaggio superficiale (SMD); esistono anche i moduli multichip.

Errori comuni

• Dire che la maschera blocca gli ioni o impedisce la crescita dell'ossido: sono funzioni del fotoresist e di strati specifici; la maschera ottica definisce la geometria dei layer.
• Pensare che il gate sia in metallo: è di polisilicio.
• Confondere l'ordine: regioni attive e trincee $\to$ well $\to$ poly $\to$ source/drain $\to$ contatti e metalli.
• Calcolare $R$ senza il numero di quadrati ($L/W$) o dimenticare le capacità di bordo.
• Usare $0{,}69RC$ per una linea lunga distribuita: è $0{,}38RC$.