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1. NAND a 2 ingressi con $R_n=R_p$ (giugno 2024, luglio 2025)

In una NAND a 2 ingressi la resistenza equivalente di ogni n-MOS, $R_n$, è uguale a quella di ogni p-MOS, $R_p$. Nel caso peggiore (trascurando il nodo interno): a. $t_{pLH}=t_{pHL}$; b. $t_{pLH}=2t_{pHL}$; c. $2t_{pLH}=t_{pHL}$.

Risposta: c. $t_{pLH}$ (uscita sale): caso peggiore un solo p-MOS acceso, $0{,}69R_pC_L$. $t_{pHL}$ (uscita scende): i due n-MOS in serie, $0{,}69\cdot2R_nC_L$. Con $R_n=R_p$: $t_{pHL}=2\,t_{pLH}$.

2. NOR a 2 ingressi con $R_n=R_p$ (giugno 2025)

Analogamente per una NOR a 2 ingressi: a. $t_{pLH}=t_{pHL}$; b. $t_{pLH}=2t_{pHL}$; c. $2t_{pLH}=t_{pHL}$.

Risposta: b. Ruoli invertiti: $t_{pHL}=0{,}69R_nC_L$ (un solo n-MOS acceso), $t_{pLH}=0{,}69\cdot2R_pC_L$ (due p-MOS in serie).

3. NOR a $N$ ingressi: $t_{pLH}$ (giugno 2024, luglio 2025)

NOR a $N$ ingressi, tutti i transistor uguali, $R_p$ resistenza equivalente dei p-MOS, $C$ capacità di drain e source di ogni transistor, nodi interni trascurati: $t_{pLH}$ vale: a. $0{,}69R_pCN^2$; b. $2\cdot0{,}69R_pCN^2$; c. $0{,}69R_pCN(N+1)$.

Risposta: c. Il cammino di carica ha $N$ p-MOS in serie (resistenza $NR_p$) e il nodo di uscita ha $N$ drain di n-MOS più un drain di p-MOS: capacità $(N+1)C$. $t_{pLH}=0{,}69\,(NR_p)\,((N+1)C)$. (La risposta (b) contiene i nodi interni con capacità $2C$.) Con $R_p=10\ \mathrm{k\Omega}$ e $C=2\ \mathrm{fF}$: $N=2$: $83\ \mathrm{ps}$; $N=3$: $166\ \mathrm{ps}$; $N=4$: $276\ \mathrm{ps}$.

4. NOR a $N$ ingressi: $t_{pHL}$ (settembre 2024, giugno 2025, settembre 2026, luglio 2026)

Stessa porta: il tempo di propagazione $t_{pHL}$ (caso peggiore) vale: a. $0{,}69R_pCN^2$; b. $0{,}69R_nCN$; c. $0{,}69R_nC(N+1)$.

Risposta: c. Nel caso peggiore conduce un solo n-MOS (resistenza $R_n$), e il nodo di uscita ha capacità $(N+1)C$ (come sopra): lineare in $N$. Con $R_n=5\ \mathrm{k\Omega}$, $C=2\ \mathrm{fF}$: $N=4$: $0{,}69\cdot5\ \mathrm{k\Omega}\cdot2\ \mathrm{fF}\cdot5=34{,}5\ \mathrm{ps}$, contro $276\ \mathrm{ps}$ per $t_{pLH}$ (con $R_p=10\ \mathrm{k\Omega}$): le due transizioni sono molto asimmetriche.

5. Inverter con n-MOS e p-MOS di dimensione minima uguale (settembre 2024, settembre 2026)

In un inverter con n-MOS e p-MOS di dimensione minima $W/L$ uguali tra loro: a. $t_{pLH}<t_{pHL}$; b. $t_{pLH}=t_{pHL}$; c. $t_{pLH}>t_{pHL}$ (nel tema 2024 scritto "$2t_{pLH}>t_{pHL}$").

Risposta: c. A parità di dimensioni $R_p=R_{p0}/Z=r\,R_n>R_n$ ($r\approx2{,}4$): la salita è più lenta. Con $R_n=6{,}5\ \mathrm{k\Omega}$ e $R_p=15{,}75\ \mathrm{k\Omega}$ e $C_L=22\ \mathrm{fF}$: $t_{pHL}=99\ \mathrm{ps}$, $t_{pLH}=239\ \mathrm{ps}$ (Invertitore CMOS - ritardo di propagazioneIn commutazione l'inverter è un circuito RC del primo ordine: il tempo di propagazione al 50% vale t_p = ln2·τ = 0,69·R·C. Con R_n e R_p resistenze equivalenti e C_L = C_int + C_ext (intrinseca = capacità di drain di n-MOS e p-MOS; estrinseca = gate delle porte pilotate e interconnessioni): t_pHL = 0,69 R_n C_L, t_pLH = 0,69 R_p C_L. Con Z_p = βZ_n, R_p/R_n = r/β (r = R_p0/R_n0 ≈ 2,4): il bilanciamento dinamico (t_pHL = t_pLH) richiede β = r, mentre il minimo del ritardo medio con carico a gate si ha per β = √r. Moltiplicando Z_n e Z_p per S: t_p = t_p0 (1 + C_ext/(S C_int,ref)): a carico estrinseco dominante raddoppiare le larghezze dimezza il ritardo; con carico intrinseco dominante non cambia (autocaricamento).Invertitore CMOS - ritardo di propagazione →). (L'opzione "$2t_{pLH}>t_{pHL}$" del testo 2024 è vera ma non è l'affermazione più informativa; verosimilmente un refuso di "$t_{pLH}>t_{pHL}$".)

6. Scalatura delle larghezze (giugno 2025)

Raddoppiando le larghezze di canale di n-MOS e p-MOS in un invertitore bilanciato, i tempi di propagazione: a. raddoppiano; b. possono diminuire se la capacità di carico esterna è dominante rispetto a quella intrinseca; c. possono aumentare se la capacità esterna è dominante.

Risposta: b. $t_p=t_{p0}(1+C_{ext}/(S\,C_{int,ref}))$ con $S=2$: se $C_{ext}\gg C_{int}$ il ritardo si dimezza; se $C_{ext}\approx0$ non cambia. Esempio (dati del corso): $C_{ext}=50\ \mathrm{fF}$: $S=1$: $464\ \mathrm{ps}$; $S=2$: $240\ \mathrm{ps}$. Variante (giugno 2025): "se si raddoppia il valore di $Z_n$ e $Z_p$, la corrispondente resistenza di PUN e PDN:" a. raddoppia in uno dei due transistor; b. resta inalterata per il p-MOS; c. si dimezza in entrambi i transistor: $R=R_0/Z$, $Z\to2Z$. Risposta: c.

6b. Capacità di carico (luglio 2026)

La capacità di carico $C_L$ di un invertitore CMOS comprende: a. solo capacità intrinseche; b. solo capacità estrinseche; c. sia capacità intrinseche sia estrinseche.

Risposta: c. $C_L=C_{int}+C_{ext}$: intrinseca = drain di n-MOS e p-MOS dell'inverter stesso; estrinseca = gate delle porte pilotate più interconnessioni. (Dalla raccolta di esempi: la capacità intrinseca che contribuisce alla costante di tempo è $C_{dn}+C_{dp}$, e a carico nullo il ritardo è $0{,}69\,R\,(C_{dn}+C_{dp})$.)

7. Dimensionamento progressivo e riordino (quiz)

• Dimensionamento progressivo: transistor progressivamente più grandi quanto più lontani dall'uscita (il più vicino all'uscita compare in tutti i termini di Elmore).
• Riordino degli ingressi riduce il ritardo quando si può prevedere che uno degli ingressi commuti in ritardo (va al transistor vicino all'uscita).
• NAND a 4 ingressi e NOR a 4 ingressi: il caso peggiore corrisponde alla commutazione di un unico ingresso (quello che lascia da caricare/scaricare tutti i nodi interni).

Verifica numerica

Python: ritardi per $N=2,3,4$ ($83$, $166$, $276\ \mathrm{ps}$; $20{,}7$, $27{,}6$, $34{,}5\ \mathrm{ps}$) e per l'inverter con $Z_n=Z_p$ ($99$ e $239\ \mathrm{ps}$).

Errori comuni

• Scambiare i casi della NAND e della NOR.
• Usare $N^2$ senza tenere conto che $t_{pHL}$ della NOR è lineare.
• Dire che ingrandire sempre accelera.

Esercizio 13 - quesiti rapidi sui ritardi di inverter e porte NAND e NOR (temi d'esame 2024-2026)

• NAND2, $R_n=R_p$: $t_{pLH}=0{,}69R_pC$ (un p-MOS), $t_{pHL}=0{,}69\cdot2R_nC$ $\Rightarrow2t_{pLH}=t_{pHL}$ (c). NOR2: $t_{pLH}=2t_{pHL}$ (b).
• NOR $N$ ingressi: $t_{pLH}=0{,}69R_pCN(N+1)$ (c); $t_{pHL}=0{,}69R_nC(N+1)$ (c). Numeri ($R_p=10$ k, $C=2$ fF): $83,166,276$ ps per $N=2,3,4$; $t_{pHL}$ ($R_n=5$ k) $20{,}7,27{,}6,34{,}5$ ps.
• Inverter $Z_n=Z_p$: $t_{pLH}>t_{pHL}$ (c): $239$ contro $99$ ps.
• Scalatura: $t_p$ può diminuire se $C_{ext}$ domina (b); $Z\times2\Rightarrow R/2$ in entrambi (c).
• Quiz: dimensionamento progressivo (più grandi lontano dall'uscita), riordino se un ingresso è tardivo, caso peggiore = un solo ingresso.
• Errori: NAND/NOR scambiate; $N^2$ nel $t_{pHL}$; ingrandire sempre.