Esercizio 1porta AOI a tre ingressi, dimensionamento, ritardi e consumo dinamico (tema d'esame giugno 2025)

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1. Schema

$F=\overline f$ con $f=AB+C$. La PDN (n-MOS) realizza $f$: la serie di $A$ e $B$ (AND) in parallelo con $C$ (OR). La PUN (p-MOS) è la duale: il parallelo di $A$ e $B$ in serie con $C$.

Per minimizzare la capacità di uscita si contano i drain collegati al nodo $F$:

• PDN: l'uscita è collegata a $A$ e a $C$ (i due rami in parallelo): 2 drain di n-MOS (non si può evitare);
• PUN: si mette $C$ vicino all'uscita e il parallelo $A\parallel B$ verso $V_{DD}$: all'uscita arriva un solo drain di p-MOS ($C$). Con il parallelo vicino all'uscita ce ne sarebbero due.

Quindi $F$ vede 3 drain (due n-MOS e un p-MOS). Nodi interni: $X$ tra $A$ e $B$ nella PDN (source di $A$, drain di $B$); $Y$ tra il parallelo $A\parallel B$ e $C$ nella PUN (drain di $A$ e $B$, source di $C$).

2. Dimensionamento degli n-MOS

Il caso peggiore del pull-down è quando conduce un solo cammino: la serie $A$–$B$ ($2$ transistor; il ramo $C$ ha un solo transistor, più veloce). La resistenza è $2R_{n0}/Z_n$: $$2\,\frac{10\ \mathrm{k\Omega}}{Z_n}=10\ \mathrm{k\Omega}\ \Rightarrow\ Z_n=2,\qquad R_n=\frac{10}{2}=5\ \mathrm{k\Omega}\ \text{per transistor}.$$

3. Dimensionamento dei p-MOS

Il caso peggiore del pull-up è $C$ in serie con uno solo tra $A$ e $B$ ($2$ transistor in serie). Imponendo $R_{PU}=R_{PD}=10\ \mathrm{k\Omega}$: $$2\,\frac{20\ \mathrm{k\Omega}}{Z_p}=10\ \mathrm{k\Omega}\ \Rightarrow\ Z_p=4,\qquad R_p=\frac{20}4=5\ \mathrm{k\Omega}\ \text{per transistor}.$$ Larghezze: $W_n=Z_nL=0{,}5\ \mu\mathrm m$, $W_p=Z_pL=1\ \mu\mathrm m$.

4. Tempi di propagazione nel caso peggiore

Capacità ($C=C_{d0}W$): $C_{dn}=1{,}5\cdot0{,}5=0{,}75\ \mathrm{fF}$, $C_{dp}=1{,}5\cdot1=1{,}5\ \mathrm{fF}$.

• Nodo di uscita: $2\,C_{dn}+C_{dp}+C_L=1{,}5+1{,}5+10=\mathbf{13\ fF}$.
• Nodo $X$: $C_{sn}+C_{dn}=1{,}5\ \mathrm{fF}$.
• Nodo $Y$: due drain p-MOS e il source di $C$: $3\cdot1{,}5=4{,}5\ \mathrm{fF}$.

$t_{pHL}$ (uscita scende). Caso peggiore: commuta $B$ (o $A$) con l'altro ingresso già a $1$ e $C=0$: conduce solo la serie $A$–$B$, e il nodo interno $X$ è carico e va scaricato. Ritardo di Elmore (peso $1$ per $X$, peso $2$ per l'uscita): $$\tau_{HL}=R_n\,C_X+2R_n\,C_{F}=5\ \mathrm{k\Omega}\cdot1{,}5\ \mathrm{fF}+10\ \mathrm{k\Omega}\cdot13\ \mathrm{fF}=7{,}5+130=137{,}5\ \mathrm{ps},$$ $$\boxed{t_{pHL}=0{,}69\cdot137{,}5\ \mathrm{ps}=94{,}9\ \mathrm{ps}.}$$ (Senza il nodo interno: $0{,}69\cdot10\ \mathrm{k\Omega}\cdot13\ \mathrm{fF}=89{,}7\ \mathrm{ps}$.)

$t_{pLH}$ (uscita sale). Caso peggiore: conduce un solo p-MOS tra $A$ e $B$ più $C$ ($A=0$ o $B=0$, $C=0$), con il nodo $Y$ scarico da caricare: $$\tau_{LH}=R_p\,C_Y+2R_p\,C_F=5\cdot4{,}5+10\cdot13=22{,}5+130=152{,}5\ \mathrm{ps},\qquad\boxed{t_{pLH}=0{,}69\cdot152{,}5=105{,}2\ \mathrm{ps}.}$$ (Senza nodo interno: $89{,}7\ \mathrm{ps}$.) Con entrambi $A$ e $B$ a $0$ il ramo $A\parallel B$ avrebbe resistenza dimezzata: caso migliore.

Le due transizioni sono quasi uguali: la porta è bilanciata dal dimensionamento ($R_{PU}=R_{PD}$); la lieve differenza è dovuta ai nodi interni ($4{,}5$ contro $1{,}5\ \mathrm{fF}$).

5. Consumo dinamico

Probabilità che $F=1$: $F=1$ se $A\cdot B=0$ e $C=0$: $$p_1=(1-P_AP_B)(1-P_C)=(1-0{,}12)(0{,}9)=0{,}792,\qquad p_0=0{,}208.$$ Attività (transizioni $0\to1$ per ciclo): $\alpha=p_0p_1=0{,}165$. La capacità commutata è quella di uscita, $C_F=13\ \mathrm{fF}$ (interni e ingressi trascurati): $$P=\alpha\,C_F\,V_{DD}^2\,f=0{,}165\cdot13\cdot10^{-15}\cdot6{,}25\cdot2\cdot10^7=\boxed{0{,}268\ \mu\mathrm W.}$$ (Se si considerasse solo $C_L$: $0{,}206\ \mu\mathrm W$.)

Verifica numerica

I tempi sono stati ricalcolati con Python in due modi: formula di Elmore ($94{,}9$ e $105{,}2\ \mathrm{ps}$) e integrazione numerica della scala RC a due nodi ($96{,}5$ e $109{,}3\ \mathrm{ps}$ al $50\%$): l'Elmore approssima di pochi percento. Il consumo è confermato con $p_1=0{,}792$.

Errori comuni

• Dimensionare con $Z_n=1$ senza tener conto che nel caso peggiore due n-MOS sono in serie ($Z_n=2$).
• Mettere $A\parallel B$ vicino all'uscita nella PUN: 4 drain sull'uscita invece di 3.
• Dimenticare di contare tra i capacitori del nodo di uscita i drain dei transistor, e non solo $C_L$.
• Usare $p_1$ invece di $p_0p_1$ per l'attività.