Esercizio 3memoria DRAM a un transistor 1024 per 256, capacità, ritardo di linea e lettura (tema d'esame giugno 2025)

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1. Cella DRAM a 1 transistor

Un n-MOS di accesso e un condensatore di storage $C_S$: il gate dell'n-MOS è collegato alla WL, il drain alla BL, il source all'armatura di $C_S$ (l'altra armatura è collegata a un potenziale fisso, massa o $V_{DD}/2$). Con WL alta il transistor conduce e la carica scorre tra BL e $C_S$ (SRAM e DRAMSRAM e DRAM sono memorie volatili ad accesso casuale. La cella SRAM a 6 transistor è un latch di due inverter (M1-M4) con due n-MOS di accesso (M5, M6) pilotati dalla word line: uscita differenziale, veloce, grande. Lettura: BL e BL̄ precaricate, l'n-MOS driver abbassa leggermente il lato che memorizza 0 (il transistor driver deve essere più forte di quello di accesso, così il nodo non supera la soglia degli inverter); scrittura: una BL forzata a 0 porta il nodo sotto la soglia logica degli inverter in retroazione positiva, che poi si ribaltano. La DRAM a 1 transistor ha un n-MOS di accesso e una capacità di storage C_S: scrittura caricando C_S dalla BL (si perde V_T: bootstrap della WL), lettura per ridistribuzione di carica con la BL precaricata, ΔV = C_S/(C_BL + C_S)(V_X − V_PRE) ≈ 100-250 mV, distruttiva: servono sense amplifier per ogni BL e refresh periodico. Celle DRAM a 3 transistor: lettura non distruttiva.SRAM e DRAM →).

La matrice ha $1024\times256=262\,144$ celle ($256\ \mathrm{kbit}$), indirizzo a $10$ bit per la riga e $8$ per la colonna.

2. Capacità di BL e WL

Bit line. Ogni BL attraversa $1024$ celle e a ciascuna è collegato il drain del transistor di accesso ($C_d=2\ \mathrm{fF}$). Trascurando la capacità della pista: $$C_{BL}=1024\cdot2\ \mathrm{fF}=\boxed{2048\ \mathrm{fF}=2{,}05\ \mathrm{pF}.}$$

Word line. Ogni WL attraversa $256$ celle. Per ogni cella la WL è un tratto di polisilicio di lunghezza $1\ \mu\mathrm m$ e larghezza $0{,}25\ \mu\mathrm m$ che fa da gate del transistor: $C_g=1\ \mathrm{fF}$ più la capacità di pista:

• area: $0{,}4\ \mathrm{fF}/\mu\mathrm m^2\cdot(1\cdot0{,}25\ \mu\mathrm m^2)=0{,}1\ \mathrm{fF}$;
• bordo (due lati lunghi $1\ \mu\mathrm m$): $0{,}1\ \mathrm{fF}/\mu\mathrm m\cdot2\ \mu\mathrm m=0{,}2\ \mathrm{fF}$. Per cella $C_{cella}=1+0{,}1+0{,}2=1{,}3\ \mathrm{fF}$ e $$C_{WL}=256\cdot1{,}3\ \mathrm{fF}=\boxed{332{,}8\ \mathrm{fF}}$$ (contando il bordo una volta sola per cella: $307{,}2\ \mathrm{fF}$). La WL ha anche una resistenza: lunghezza $256\cdot1=256\ \mu\mathrm m$, larghezza $0{,}25\ \mu\mathrm m$, cioè $256/0{,}25=1024$ quadrati: $$R_{WL}=30\ \Omega/\square\cdot1024=30{,}7\ \mathrm{k\Omega}.$$

3. Tempo di propagazione lungo la WL

La WL è una linea RC distribuita. Con il modello di Elmore a $N=256$ segmenti uguali (resistenza di un tratto $r=R_{WL}/256=120\ \Omega$, capacità $c=1{,}3\ \mathrm{fF}$) il ritardo al $50\%$ all'estremo lontano è $0{,}69\,r\,c\,\dfrac{N(N+1)}2$: $$t_{WL}=0{,}69\cdot120\ \Omega\cdot1{,}3\ \mathrm{fF}\cdot\frac{256\cdot257}2=0{,}69\cdot1{,}56\cdot10^{-13}\ \mathrm s\cdot32\,896=\boxed{3{,}54\ \mathrm{ns}}\ \ (\approx0{,}35\,R_{WL}C_{WL}).$$ Con la formula della linea distribuita $0{,}38\,R_{WL}C_{WL}$ si ottiene $3{,}88\ \mathrm{ns}$: i due modelli differiscono del $10\%$. Il valore alto (nanosecondi) mostra che il ritardo di una WL lunga è rilevante: per questo le memorie grandi sono suddivise in blocchi e il polisilicio si affianca a una pista di metallo (Processo di fabbricazione CMOS, layout e parassitiUn circuito integrato CMOS si realizza su un wafer di silicio con una sequenza di passi fotolitografici: ogni maschera ottica riporta la geometria planare di uno strato (layer) e permette di sviluppare in modo selettivo il fotoresist, che protegge le zone non da attaccare o da drogare. Ordine: regioni attive e trincee di isolamento (STI), impianto delle well, deposizione e sagomatura del polisilicio (gate), impianto di source/drain (n+ e p+, il polisilicio si droga insieme), contatti e via, piste metalliche. Il progettista descrive il circuito con il layout (una maschera per layer) nel rispetto delle regole di layout (spessore, spaziatura, sovrapposizione), verificate dal DRC. Gli elementi parassiti sono resistenze (R = R_□·L/W), capacità (area più bordo, C = C_A·A + C_b·P) e transistor bipolari; le interconnessioni lunghe hanno ritardo ≈ 0,38 R C (rete distribuita). Il package deve avere basse parassite, robustezza, smaltimento del calore e costo basso.Processo di fabbricazione CMOS, layout e parassiti →).

4. Capacità di storage minima

Scrivendo un $1$ in una cella con WL a $V_{DD}$, il source dell'n-MOS (il nodo di storage) sale finché $V_{GS}=V_{Tn}$, con effetto body ($V_{Tn}=0{,}5+0{,}3=0{,}8\ \mathrm V$): $$V_{X,1}=V_{DD}-V_{Tn}=2{,}5-0{,}8=1{,}7\ \mathrm V.$$ In lettura la BL (a $V_{PRE}=1\ \mathrm V$) condivide la carica con $C_S$ (SRAM e DRAMSRAM e DRAM sono memorie volatili ad accesso casuale. La cella SRAM a 6 transistor è un latch di due inverter (M1-M4) con due n-MOS di accesso (M5, M6) pilotati dalla word line: uscita differenziale, veloce, grande. Lettura: BL e BL̄ precaricate, l'n-MOS driver abbassa leggermente il lato che memorizza 0 (il transistor driver deve essere più forte di quello di accesso, così il nodo non supera la soglia degli inverter); scrittura: una BL forzata a 0 porta il nodo sotto la soglia logica degli inverter in retroazione positiva, che poi si ribaltano. La DRAM a 1 transistor ha un n-MOS di accesso e una capacità di storage C_S: scrittura caricando C_S dalla BL (si perde V_T: bootstrap della WL), lettura per ridistribuzione di carica con la BL precaricata, ΔV = C_S/(C_BL + C_S)(V_X − V_PRE) ≈ 100-250 mV, distruttiva: servono sense amplifier per ogni BL e refresh periodico. Celle DRAM a 3 transistor: lettura non distruttiva.SRAM e DRAM →): $\Delta V=\dfrac{C_S}{C_{BL}+C_S}(V_X-V_{PRE})$. Il caso più sfavorevole è il $1$ (escursione $V_X-V_{PRE}=0{,}7\ \mathrm V$, contro $1{,}0\ \mathrm V$ per lo $0$). Imponendo $\Delta V=40\ \mathrm{mV}$: $$0{,}040=\frac{C_S}{2048+C_S}\cdot0{,}7\ \Rightarrow\ C_S=\frac{0{,}040\cdot2048}{0{,}7-0{,}040}=\boxed{124\ \mathrm{fF}.}$$ La dimensione minima della capacità di storage è determinata dalla sensibilità del sense amplifier.

5. Variazione sulla BL per le due informazioni

Con $C_S=124\ \mathrm{fF}$: il rapporto di condivisione è $\dfrac{C_S}{C_{BL}+C_S}=\dfrac{124{,}1}{2172{,}1}=0{,}0571$.

• Cella con "1" ($V_X=1{,}7\ \mathrm V$): $\Delta V=0{,}0571\cdot0{,}7=\boxed{+40\ \mathrm{mV}}$ (la BL sale).
• Cella con "0" ($V_X=0$): $\Delta V=0{,}0571\cdot(0-1)=\boxed{-57{,}1\ \mathrm{mV}}$ (la BL scende). L'escursione è asimmetrica perché il livello "1" ha perso una soglia ($0{,}8\ \mathrm V$): con la WL elevata a $V_{DD}+V_{Tn}$ (bootstrap) sarebbe $V_X=2{,}5\ \mathrm V$, $\Delta V=+86\ \mathrm{mV}$.

Verifica numerica

Python: $C_{BL}=2048\ \mathrm{fF}$, $C_{WL}=332{,}8\ \mathrm{fF}$, $R_{WL}=30\,720\ \Omega$, $t_{WL}=3{,}54\ \mathrm{ns}$ (Elmore con $256$ tratti) e $3{,}88\ \mathrm{ns}$ ($0{,}38RC$), $C_S=124{,}1\ \mathrm{fF}$, $\Delta V=+40{,}0$ e $-57{,}1\ \mathrm{mV}$.

Errori comuni

• Dimenticare l'effetto body: con la soglia nominale ($V_X=2\ \mathrm V$) si troverebbe $C_S=0{,}040\cdot2048/(1-0{,}040)=85\ \mathrm{fF}$, troppo piccola (con body il livello alto è $1{,}7\ \mathrm V$ e $C_S=124\ \mathrm{fF}$).
• Calcolare $\Delta V$ senza il fattore $C_S/(C_{BL}+C_S)$.
• Calcolare $C_{WL}$ senza la capacità di pista (area e bordo) o senza le $256$ celle, e la resistenza di una WL con $L/W$ sbagliato.
• Scambiare WL e BL nel conteggio ($1024$ WL ma ogni BL ha $1024$ celle, ogni WL $256$).