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1. Latch SR a 8 transistor (giugno 2024, luglio 2025)

Nei latch SR a 8 transistor la configurazione proibita è tale poiché: a. per tale configurazione le uscite sono indeterminate; b. se da tale configurazione si passa alla condizione di memoria lo stato delle uscite non è più prevedibile; c. perché memorizza uno $0$.

Risposta: b. Con $S=R=1$ (e $CLK=1$) le due uscite sono entrambe forzate a $0$ (determinate, ma non complementari). Quando poi $S$ e $R$ tornano insieme a $0$ le due porte "rilasciano" nello stesso istante e il circuito si assesta in $Q=0$ o $Q=1$ in modo imprevedibile (gara critica, eventualmente metastabilità).

2. Registri C²MOS (settembre 2024, giugno 2025, settembre 2026)

I registri C²MOS: a. sono a singola fase di clock; b. sono sensibili alla sovrapposizione dei clock nel caso $CLK=\overline{CLK}=0$; c. sono insensibili alla sovrapposizione dei clock.

Risposta: c (purché i fronti siano abbastanza ripidi). Nel C²MOS i transistor di clock sono in serie agli ingressi: in $(0\text{-}0)$ agiscono solo i pull-up (nessun cammino da $D$ a $Q$ attraverso il pull-down), in $(1\text{-}1)$ solo i pull-down. Il registro è a due fasi ($CLK$ e $\overline{CLK}$): la singola fase è del TSPC.

3. Tempo di hold (luglio 2026)

In un flip-flop il tempo di hold $t_{hold}$ indica: a. quanto tempo prima del fronte il dato deve essere stabile; b. quanto tempo dopo il fronte il dato deve restare stabile; c. il periodo minimo di clock.

Risposta: b. (a) è il tempo di setup; (c) dipende da $t_{c\text{-}q}+t_{logic}+t_{su}$.

4. Definizioni dei parametri (raccolta di esempi)

• Tempo di propagazione di un registro D: ritardo tra la commutazione del clock e quella dell'uscita $Q$ (non tra $D$ e $Q$).
• Setup: dato costante prima del fronte; hold: dopo il fronte.
• Pipeline: è vantaggiosa perché si massimizza la frequenza di clock ($T_{min}=t_{su}+t_{c\text{-}q}+\max t_{p,logic}$; non il tempo di latenza, che anzi cresce).
• Due registri D identici in cascata con $t_{c\text{-}q}<t_{hold}$: si introducono inverter in cascata tra i registri per aumentare il ritardo minimo (tempo di contaminazione).

5. Calcolo del periodo minimo e della frequenza massima

Dati: $t_{c\text{-}q}=0{,}4\ \mathrm{ns}$, $t_{su}=0{,}2\ \mathrm{ns}$, $t_{hold}=0{,}3\ \mathrm{ns}$, logica con ritardo massimo $1{,}6\ \mathrm{ns}$ e minimo $0{,}05\ \mathrm{ns}$. $$T_{min}=t_{c\text{-}q}+t_{p,logic}^{max}+t_{su}=0{,}4+1{,}6+0{,}2=2{,}2\ \mathrm{ns},\qquad f_{max}=455\ \mathrm{MHz}.$$ Hold: $t_{c\text{-}q}+t_{cd,logic}=0{,}4+0{,}05=0{,}45\ \mathrm{ns}>0{,}3\ \mathrm{ns}$ ✓ (margine $0{,}15\ \mathrm{ns}$, indipendente da $T$). Pipeline: una logica da $6\ \mathrm{ns}$ con $t_{c\text{-}q}+t_{su}=0{,}6\ \mathrm{ns}$ ha $T_{min}=6{,}6\ \mathrm{ns}$ ($151\ \mathrm{MHz}$); divisa in $3$ stadi da $2\ \mathrm{ns}$: $T_{min}=2{,}6\ \mathrm{ns}$ ($385\ \mathrm{MHz}$), latenza $3\cdot2{,}6=7{,}8\ \mathrm{ns}$ contro $6{,}6\ \mathrm{ns}$. Hold violato: registri collegati direttamente con $t_{c\text{-}q}=0{,}2\ \mathrm{ns}<t_{hold}=0{,}3\ \mathrm{ns}$: $0{,}2+0<0{,}3$: violazione di $0{,}1\ \mathrm{ns}$, non risolvibile rallentando il clock; due inverter da $0{,}1\ \mathrm{ns}$ ciascuno la sanano ($0{,}4>0{,}3$).

6. Registro a scorrimento

Registro a $4$ bit, ingresso seriale $1,0,1,1$ (un bit per fronte): $0000\to1000\to0100\to1010\to1101$: dopo quattro fronti i bit sono tutti disponibili (conversione serie-parallelo).

Verifica numerica

Python: $T_{min}$, $f_{max}$, margini di hold e simulazione dello scorrimento.

Errori comuni

• Dire che $t_{c\text{-}q}$ misura $D\to Q$.
• Pensare che un hold violato si risolva con un clock più lento.
• Dire che il C²MOS è a singola fase.
• Confondere stato non ammesso di un SR con uscite indeterminate durante la configurazione proibita.

Esercizio 15 - quesiti rapidi su latch, registri, C2MOS e parametri temporali (temi d'esame 2024-2026)

• Latch SR: $S=R=1$ proibito perché il passaggio alla memoria è imprevedibile (b).
• C²MOS: insensibile alla sovrapposizione (c), due fasi; (0-0) solo pull-up, (1-1) solo pull-down.
• Hold: stabile dopo il fronte (b); setup: prima; $t_{c\text{-}q}$: clock $\to Q$.
• Pipeline: massimizza la frequenza; hold violato $\Rightarrow$ inverter tra i registri.
• Numeri: $T_{min}=0{,}4+1{,}6+0{,}2=2{,}2$ ns ($455$ MHz); hold $0{,}4+0{,}05>0{,}3$; pipeline $6{,}6\to2{,}6$ ns ($151\to385$ MHz, latenza $6{,}6\to7{,}8$ ns); hold violato $0{,}2<0{,}3$.
• Shift: $0000\to1000\to0100\to1010\to1101$.
• Errori: $t_{c\text{-}q}$; hold con clock lento; C²MOS a singola fase.