Esercizio 5NAND e NOR con soglia logica assegnata, ritardi, potenza e uscite in contrasto (tema d'esame luglio 2025)

---

1. Schema

• NAND($b$,$c$): PDN con due n-MOS in serie (gate $b$ e $c$); PUN con due p-MOS in parallelo (gate $b$ e $c$). Uscita $G=\overline{bc}$.
• NOR($a$,$G$): PDN con due n-MOS in parallelo (gate $a$ e $G$); PUN con due p-MOS in serie. Uscita $F=\overline{a+G}=\overline a\cdot bc$.

2. Dimensionamento per $V_M=1{,}5\ \mathrm V$

Per una porta con tutti gli ingressi collegati insieme l'n-MOS equivalente ha $Z_{n,eq}$ (serie: $Z_n/N$; paralleli: $NZ_n$) e il p-MOS $Z_{p,eq}$ (paralleli: $NZ_p$; serie: $Z_p/N$). In $V_{in}=V_{out}=V_M$ entrambi sono in saturazione (Invertitore CMOS - caratteristica di trasferimento staticaL'inverter CMOS ha un p-MOS verso V_DD e un n-MOS verso massa con gli ingressi collegati: V_OH = V_DD, V_OL = 0, nessun cammino diretto in continua (consumo statico nullo). La VTC ha cinque regioni (n-MOS off; n sat/p lin; entrambi sat in V_M; n lin/p sat; p off). Con entrambi in saturazione e λ = 0: V_M = (V_Tn + r(V_DD + V_Tp))/(1 + r) con r = √(|k'_p|Z_p/(k'_n Z_n)). Bilanciamento statico (V_M = V_DD/2 con V_Tn = |V_Tp|): Z_p/Z_n = k'_n/|k'_p| (circa 3,8). Scalare Z_n e Z_p dello stesso fattore lascia V_M invariata e moltiplica la corrente di picco; aumentare Z_p/Z_n alza V_M, V_IL e V_IH; V_M segue V_DD. Margini NM_L = V_IL, NM_H = V_DD − V_IH (circa 1 V a 2,5 V).Invertitore CMOS - caratteristica di trasferimento statica →); uguagliando le correnti con $\lambda$: $$\frac{k'_n}2Z_{n,eq}(V_M-V_{Tn})^2(1+\lambda_nV_M)=\frac{\lvert k'_p\rvert}2Z_{p,eq}(V_{DD}-V_M-\lvert V_{Tp}\rvert)^2\big(1+\lvert\lambda_p\rvert(V_{DD}-V_M)\big).$$ Con $V_M=1{,}5\ \mathrm V$: $V_M-V_{Tn}=0{,}9\ \mathrm V$ e $V_{DD}-V_M-\lvert V_{Tp}\rvert=0{,}9\ \mathrm V$ (uguali), $1+\lambda_nV_M=1{,}3$ e $1+\lvert\lambda_p\rvert\cdot1{,}5=1{,}75$: $$\frac{Z_{p,eq}}{Z_{n,eq}}=\frac{k'_n}{\lvert k'_p\rvert}\cdot\frac{1{,}3}{1{,}75}=2{,}25\cdot0{,}743=1{,}671.$$ (Senza $\lambda$ sarebbe $2{,}25$.)

• NAND: $Z_{n,eq}=4/2=2\Rightarrow Z_{p,eq}=3{,}343=2Z_p$ (due p-MOS in parallelo) $\Rightarrow$ $\boxed{Z_p=1{,}671,\ W_p=0{,}585\ \mu\mathrm m}$ (n-MOS: $W_n=4\cdot0{,}35=1{,}4\ \mu\mathrm m$).
• NOR: $Z_{n,eq}=2\cdot1=2\Rightarrow Z_{p,eq}=3{,}343=Z_p/2$ (due p-MOS in serie) $\Rightarrow$ $\boxed{Z_p=6{,}686,\ W_p=2{,}34\ \mu\mathrm m}$ (n-MOS: $W_n=0{,}35\ \mu\mathrm m$). Le soglie logiche numeriche con il modello completo sono $1{,}500\ \mathrm V$ per entrambe.

3. Ritardi dagli ingressi della NAND a $F$

Le resistenze scalano con $W$: $R=R_0/W[\mu\mathrm m]$.

• NAND: $R_n=12/1{,}4=8{,}57\ \mathrm{k\Omega}$ (ciascun n-MOS), $R_p=20/0{,}585=34{,}2\ \mathrm{k\Omega}$.
• NOR: $R_n=12/0{,}35=34{,}3\ \mathrm{k\Omega}$, $R_p=20/2{,}34=8{,}55\ \mathrm{k\Omega}$ (ciascun p-MOS).

Capacità.

• Ingresso del NOR (gate di n-MOS e p-MOS): $C_g=C_{ox}L(W_n+W_p)=3\cdot0{,}35\cdot(0{,}35+2{,}34)=2{,}82\ \mathrm{fF}$.
• Nodo $G$: un drain di n-MOS ($1{,}4\cdot2=2{,}8\ \mathrm{fF}$), due drain di p-MOS ($2\cdot0{,}585\cdot2=2{,}34\ \mathrm{fF}$), più $C_g$: $C_G=2{,}8+2{,}34+2{,}82=7{,}96\ \mathrm{fF}$; nodo interno della NAND (source/drain dei due n-MOS): $5{,}6\ \mathrm{fF}$.
• Nodo $F$: drain del p-MOS vicino all'uscita ($2{,}34\cdot2=4{,}68\ \mathrm{fF}$), due drain di n-MOS ($2\cdot0{,}7=1{,}4\ \mathrm{fF}$) più $C_L$: $C_F=4{,}68+1{,}4+50=56{,}1\ \mathrm{fF}$; nodo interno della serie di p-MOS: $2\cdot4{,}68=9{,}4\ \mathrm{fF}$.

Ritardi delle singole porte (caso peggiore, Elmore con i nodi interni):

• NAND $t_{pHL}$ (serie di due n-MOS, nodo interno da scaricare): $0{,}69\,(R_nC_{int}+2R_nC_G)=0{,}69\,(8{,}57\cdot5{,}6+17{,}14\cdot7{,}96)=127\ \mathrm{ps}$; NAND $t_{pLH}$ (un solo p-MOS): $0{,}69\cdot34{,}2\cdot7{,}96=188\ \mathrm{ps}$.
• NOR $t_{pHL}$ (un solo n-MOS acceso): $0{,}69\cdot34{,}3\ \mathrm{k\Omega}\cdot56{,}1\ \mathrm{fF}=1327\ \mathrm{ps}$; NOR $t_{pLH}$ (serie di due p-MOS): $0{,}69\,(8{,}55\cdot9{,}4+17{,}1\cdot56{,}1)=717\ \mathrm{ps}$.

Cammino dagli ingressi della NAND a $F$. Quando $b=c$ salgono, $G$ scende e $F$ sale; quando scendono, $G$ sale e $F$ scende: $$t_{PLH}(F)=t_{pHL}^{NAND}+t_{pLH}^{NOR}=127+717=\boxed{844\ \mathrm{ps}},\qquad t_{PHL}(F)=t_{pLH}^{NAND}+t_{pHL}^{NOR}=188+1327=\boxed{1515\ \mathrm{ps}}.$$ (Senza nodi interni $t_{PLH}=756\ \mathrm{ps}$.) Il ritardo è dominato dalla NOR con $Z_n=1$ che scarica $56\ \mathrm{fF}$ con $34\ \mathrm{k\Omega}$: un buffer o un n-MOS più grande migliorerebbe molto $t_{PHL}$.

4. Potenza dinamica

Con $a=1$ la NOR ha $F=0$ sempre: né $F$ né i nodi interni della NOR commutano. Con $b=c$ che passano da $0$ a $V_{DD}$ alla frequenza $f$, il nodo $G$ compie una transizione $0\to1$ per periodo (e si carica solo attraverso i p-MOS); il nodo interno della NAND resta a $0$ (non si ricarica: nessun cammino da $V_{DD}$). Quindi, trascurando i nodi di ingresso: $$P=C_G\,V_{DD}^2\,f=7{,}96\ \mathrm{fF}\cdot9\cdot15\ \mathrm{MHz}=\boxed{1{,}08\ \mu\mathrm W.}$$

5. Uscite in contrasto

Con NAND$(1,1)$ i due n-MOS in serie conducono e cercano di portare $F$ a $0$ (i p-MOS sono spenti); con NOR$(0,0)$ i due p-MOS in serie conducono e cercano di portarlo a $V_{DD}$ (gli n-MOS sono spenti). $F$ è il punto in cui le correnti si uguagliano: è un partitore tra la serie degli n-MOS ($Z_{n,eq}=2$, $V_{GS}=V_{DD}$) e quella dei p-MOS ($Z_{p,eq}=3{,}343$, $V_{SG}=V_{DD}$): $$k'_nZ_{n,eq}\Big[(V_{DD}-V_{Tn})V_F-\frac{V_F^2}2\Big]=\lvert k'_p\rvert Z_{p,eq}\Big[(V_{DD}-\lvert V_{Tp}\rvert)(V_{DD}-V_F)-\frac{(V_{DD}-V_F)^2}2\Big]$$ (entrambi in zona lineare: verifica a posteriori). Con $V_{GT}=2{,}4\ \mathrm V$: $180\,(2{,}4V_F-0{,}5V_F^2)=133{,}7\,(2{,}4(3-V_F)-0{,}5(3-V_F)^2)$, da cui $$\boxed{V_F=1{,}11\ \mathrm V.}$$ Verifica: n-MOS $V_{DS}=1{,}11<2{,}4$ ✓ lineare; p-MOS $V_{SD}=1{,}89<2{,}4$ ✓ lineare. La corrente di contrasto è $I=368\ \mu\mathrm A$ ($P=1{,}1\ \mathrm{mW}$ di potenza statica). La tensione è intermedia (né $0$ né $V_{DD}$): non è un livello logico valido, perciò due uscite push-pull non vanno mai collegate insieme senza tri-state (Blocchi logici di un microprocessore - ALU, bus e logica tri-stateUn microprocessore semplice è formato da un'unità di controllo (decodifica le istruzioni e abilita gli altri blocchi), una ALU (operazioni aritmetiche e logiche), la memoria e i registri, collegati da bus (linee condivise unidirezionali o bidirezionali). La ALU combina un sommatore con un'unità logica e un multiplexer di selezione dell'operazione: la sottrazione è A + B̄ + 1 (XOR su B e riporto in ingresso a 1), le flag (zero, riporto, segno, overflow) descrivono il risultato. Un bus è una linea pilotata da più sorgenti: per evitare conflitti ogni uscita collegata è tri-state (il segnale enable la mette in alta impedenza) oppure open-drain (solo PDN: ciascuna può imporre 0, serve un pull-up per l'1).Blocchi logici di un microprocessore - ALU, bus e logica tri-state →). Con il dimensionamento senza $\lambda$ ($Z_{p,eq}=4{,}5$ per un rapporto $2{,}25$) le due reti sarebbero simmetriche e $V_F=V_{DD}/2=1{,}5\ \mathrm V$.

Verifica numerica

Python: $V_M$ del modello completo ($1{,}500\ \mathrm V$ per NAND e NOR con i $Z_p$ trovati); ritardi di Elmore ($127$, $188$, $1327$, $717\ \mathrm{ps}$); $V_F=1{,}107\ \mathrm V$ risolvendo $I_n=I_p$ con le formule del corso.

Errori comuni

• Dimenticare di usare $Z_{eq}$ (serie e paralleli) per calcolare $V_M$ di una porta.
• Usare la formula di $V_M$ senza $\lambda$ quando i dati lo includono e i valori sono grandi: cambia il rapporto da $2{,}25$ a $1{,}67$.
• Sommare i ritardi delle due porte con le transizioni sbagliate: $G$ e $F$ hanno transizioni opposte ($t_{PHL}(F)$ somma il $t_{pLH}$ della NAND e il $t_{pHL}$ della NOR).
• Calcolare la tensione di contrasto assumendo uno dei transistor in saturazione senza verificare.