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Note per Studenti Esercizio 20 · catena di inverter, buffer ottimo e ring oscillator (temi d'esame 2024-2026 ed esempio dalle slide)

Esercizio 20catena di inverter, buffer ottimo e ring oscillator (temi d'esame 2024-2026 ed esempio dalle slide)

Esame

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Due quesiti dai temi (settembre 2024 e settembre 2026: oscillatore ad anello; luglio 2026: catena ottimizzata) e il progetto di un buffer, svolto con i dati del corso (l'esempio con CL/Cin=64C_L/C_{in}=64 è delle slide).

Teoria usata: Catene di inverter e buffer CMOSPer pilotare un carico grande C_L partendo da un ingresso piccolo C_in si usa una catena di N inverter di dimensioni crescenti (buffer). Il ritardo totale è t_p = t_p0 Σ (1 + f_j/γ), con f_j = C_gin,j+1/C_gin,j il fan-out dello stadio j e γ = C_int/C_g (circa 1-2). Il minimo, a N fissato, si ha con lo stesso fan-out in tutti gli stadi, f = F^(1/N) con F = C_L/C_in (ogni stadio è la media geometrica dei vicini e ha lo stesso ritardo): t_p = N t_p0 (1 + F^(1/N)/γ). Il numero ottimo di stadi si trova da ln f = 1 + γ/f (f = e per γ = 0, f ≈ 3,6 per γ = 1, N = ln F / ln f). Un anello di N inverter (N dispari, N ≥ 3) oscilla con periodo 2N t_p.Catene di inverter e buffer CMOS →, Invertitore CMOS - ritardo di propagazioneIn commutazione l'inverter è un circuito RC del primo ordine: il tempo di propagazione al 50% vale t_p = ln2·τ = 0,69·R·C. Con R_n e R_p resistenze equivalenti e C_L = C_int + C_ext (intrinseca = capacità di drain di n-MOS e p-MOS; estrinseca = gate delle porte pilotate e interconnessioni): t_pHL = 0,69 R_n C_L, t_pLH = 0,69 R_p C_L. Con Z_p = βZ_n, R_p/R_n = r/β (r = R_p0/R_n0 ≈ 2,4): il bilanciamento dinamico (t_pHL = t_pLH) richiede β = r, mentre il minimo del ritardo medio con carico a gate si ha per β = √r. Moltiplicando Z_n e Z_p per S: t_p = t_p0 (1 + C_ext/(S C_int,ref)): a carico estrinseco dominante raddoppiare le larghezze dimezza il ritardo; con carico intrinseco dominante non cambia (autocaricamento).Invertitore CMOS - ritardo di propagazione →.


1. Oscillatore ad anello (settembre 2024, settembre 2026)

Per un oscillatore ad anello formato dalla cascata di NN invertitori, qual è il valore minimo di NN che garantisce l'oscillazione? a. N=1N=1; b. N=2N=2; c. N=3N=3.

Risposta: c. Servono un numero dispari di stadi (inversione totale: con N=2N=2 l'anello è bistabile, come un latch, e resta in uno dei due stati) e almeno tre stadi. Con N=1N=1 l'uscita è l'ingresso: la caratteristica di trasferimento ha un'unica intersezione con la retta Vout=VinV_{out}=V_{in} in VMV_M (punto instabile ma stazionario) e un sistema del primo ordine non oscilla; con tre stadi, ciascuno con un polo, si ottiene lo sfasamento di 180∘180^\circ con guadagno >1>1. Il periodo è T=2N tpT=2N\,t_p: con N=3N=3 e tp=100 pst_p=100\ \mathrm{ps}, T=600 psT=600\ \mathrm{ps} (f=1,67 GHzf=1{,}67\ \mathrm{GHz}); con N=5N=5: 1 GHz1\ \mathrm{GHz}; con N=101N=101 e tp=20 pst_p=20\ \mathrm{ps}: 0,25 GHz0{,}25\ \mathrm{GHz} (l'anello serve a misurare tpt_p di un processo).

2. Catena ottimizzata di inverter (luglio 2026)

In una catena ottimizzata di inverter CMOS: a. solo il primo stadio è dimensionato; b. tutti gli stadi hanno lo stesso ritardo; c. il carico è applicato solo all'ultimo stadio.

Risposta: b. Il minimo del ritardo si ha con lo stesso fan-out f=F1/Nf=F^{1/N} in ogni stadio, quindi ogni stadio ha lo stesso ritardo tp0(1+f/γ)t_{p0}(1+f/\gamma); ogni stadio è la media geometrica di quelli adiacenti. Il carico finale CLC_L è applicato all'ultimo stadio, ma i dimensionamenti coinvolgono tutti.

3. Progetto di un buffer (esempio dalle slide)

Un inverter di ingresso CinC_{in} deve pilotare CL=64 CinC_L=64\,C_{in}. Quanti stadi servono e come si dimensionano? (γ=Cint/Cg=1\gamma=C_{int}/C_g=1, ritardi in unità di tp0t_{p0}.)

tp(N)=N (1+F1/N/γ),F=64.t_p(N)=N\,(1+F^{1/N}/\gamma),\quad F=64.

NN f=641/Nf=64^{1/N} tp/tp0t_p/t_{p0}
1 64 6565
2 8 1818
3 4 1515
4 2,832{,}83 15,315{,}3

Il fan-out ottimo per γ=1\gamma=1 vale f≈3,6f\approx3{,}6 (ln⁡f=1+1/f\ln f=1+1/f) e Nopt=ln⁡64/ln⁡3,6=3,2N_{opt}=\ln64/\ln3{,}6=3{,}2: N=3N=3 con f=4f=4: dimensioni 1, 4, 161,\,4,\,16 volte l'inverter minimo. Se serve che il buffer non inverta, si sceglie NN pari: N=4N=4 (f=2,83f=2{,}83: 15,3 tp015{,}3\,t_{p0}, solo il 2%2\% in più).

Con i dati del corso (0,25 μm0{,}25\ \mu\mathrm m, γ=1,6\gamma=1{,}6, tp0=15,4 pst_{p0}=15{,}4\ \mathrm{ps}, Cg=1,07 fFC_g=1{,}07\ \mathrm{fF}, CL=68,5 fFC_L=68{,}5\ \mathrm{fF}): N=1N=1: 630 ps630\ \mathrm{ps}; N=2N=2: 184 ps184\ \mathrm{ps}; N=3N=3: 161 ps161\ \mathrm{ps}; N=4N=4: 170 ps170\ \mathrm{ps}; N=5N=5: 187 ps187\ \mathrm{ps}. Con γ=1,6\gamma=1{,}6 l'ottimo è f=4,04f=4{,}04 e Nopt=2,98N_{opt}=2{,}98: ancora N=3N=3. Il fattore di scala degli stadi è Zn=1,4,16Z_n=1,4,16 e Zp=2,42, 9,7, 38,8Z_p=2{,}42,\,9{,}7,\,38{,}8 (rapporto fisso r=2,42r=2{,}42).

Verifica numerica

Python: tp(N)t_p(N) per N=1,…,6N=1,\ldots,6 con γ=1\gamma=1 e γ=1,6\gamma=1{,}6, soluzione di ln⁡f=1+γ/f\ln f=1+\gamma/f (f=3,59f=3{,}59 e 4,044{,}04), frequenze del ring oscillator.

Errori comuni

  • Usare N=2N=2 per l'oscillazione.
  • Calcolare il fan-out come F/NF/N invece di F1/NF^{1/N}.
  • Dimensionare gli stadi in progressione aritmetica (devono essere in progressione geometrica).
  • Dimenticare la polarità (il buffer non invertente richiede NN pari).

Esercizio 20 - catena di inverter, buffer ottimo e ring oscillator (temi d'esame 2024-2026 ed esempio dalle slide)

  • Ring oscillator: NN dispari e ≥3\ge3 (c); T=2NtpT=2Nt_p (N=3N=3, 100100 ps: 600600 ps, 1,671{,}67 GHz).
  • Catena ottimizzata: tutti gli stadi hanno lo stesso ritardo (b); f=F1/Nf=F^{1/N}.
  • Buffer F=64F=64, γ=1\gamma=1: N=1,2,3,4→65,18,15,15,3 tp0N=1,2,3,4\to65,18,15,15{,}3\ t_{p0}; ln⁡f=1+γ/f\ln f=1+\gamma/f (f≈3,6f\approx3{,}6), N=3N=3, f=4f=4, dimensioni 1,4,161,4,16.
  • Dati del corso (γ=1,6\gamma=1{,}6): 630,184,161,170,187630,184,161,170,187 ps per N=1…5N=1\ldots5; ottimo f=4,04f=4{,}04.
  • Errori: N=2N=2; f=F/Nf=F/N; progressione aritmetica; polarità.

Teoria collegata