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1. Scrittura di uno $0$ in una cella SRAM a 6 transistor (giugno 2024, luglio 2025)

In quale condizione è possibile scrivere in $Q$ uno $0$ logico in una cella SRAM a 6 transistor che in precedenza immagazzinava un $1$? a. se e solo se il nodo $Q$ è portato a $0\ \mathrm V$; b. se il nodo $Q$ scende sotto la soglia logica dei due invertitori in retroazione positiva; c. se e solo se $V_Q=V_{DD}/4$.

Risposta: b. L'n-MOS di accesso (con la BL a $0$) tira $Q$ verso massa contro il p-MOS di pull-up. Non serve arrivare a $0\ \mathrm V$: basta superare la soglia logica $V_M$ degli inverter in anello, oltre la quale la retroazione positiva ribalta la cella da sola. Numeri ($V_{DD}=2{,}5\ \mathrm V$, $V_M\approx1{,}25\ \mathrm V$): accesso $Z=2$ contro pull-up $Z=1$: $V_Q=0{,}18\ \mathrm V$ (scrittura riuscita); accesso $Z=1$ contro pull-up $Z=2$: $V_Q=0{,}64\ \mathrm V$ (ancora $<V_M$, ma con meno margine). Il vincolo è: accesso più forte del pull-up (scrittura) e driver più forte dell'accesso (lettura).

2. ROM a NOR e a NAND (giugno 2024, luglio 2025)

Confrontando una ROM a NOR con una a NAND: a. la NOR è più compatta e più veloce; b. la NAND è più compatta ma meno veloce; c. la NOR è più compatta ma meno veloce.

Risposta: b. La NAND ha gli n-MOS in serie lungo la colonna: non servono contatti verso massa o $V_{DD}$ per ogni cella (cella molto più piccola), ma la resistenza della serie ($N\,R_n$) rallenta la scarica della bit line. La NOR ha ogni transistor in parallelo e connesso a massa: più veloce, meno compatta (cella $9{,}5\lambda\times7\lambda$, o $11\lambda\times7\lambda$ se programmata con i contatti).

3. Dimensione minima della capacità di storage in una DRAM 1T (settembre 2024, settembre 2026, giugno 2025)

In una cella DRAM a 1 transistor la dimensione minima della capacità di storage è determinata: a. dalla sensibilità del sense amplifier; b. dall'area minima della cella; c. dalla capacità parassita associata alla WL.

Risposta: a. In lettura la variazione di tensione della bit line è $\Delta V=\dfrac{C_S}{C_{BL}+C_S}(V_X-V_{PRE})$: il sense amplifier richiede un $\Delta V_{min}$, che fissa $C_S\ge\dfrac{\Delta V_{min}C_{BL}}{V_X-V_{PRE}-\Delta V_{min}}$. Numeri: $C_{BL}=2048\ \mathrm{fF}$, $V_X-V_{PRE}=0{,}7\ \mathrm V$, $\Delta V_{min}=40\ \mathrm{mV}$: $C_S=124\ \mathrm{fF}$ (Esercizio 3 · memoria DRAM a un transistor 1024 per 256, capacità, ritardo di linea e lettura (tema d'esame giugno 2025)).

4. Word line (luglio 2026)

In una RAM organizzata in righe e colonne, la word line (WL) serve a: a. selezionare una riga di celle; b. selezionare direttamente il bit di uscita finale; c. alimentare il bus dati.

Risposta: a. Il decoder di riga ($N$ indirizzi $\to2^N$ WL) attiva una sola WL, che apre i transistor di accesso di tutte le celle della riga; la colonna è scelta dal decoder di colonna sulle bit line (Memorie a semiconduttore - struttura a matrice, decoder e ROMLe memorie a semiconduttore si classificano in lettura/scrittura (SRAM, DRAM: volatili) e sola lettura (ROM a maschera, PROM, EPROM, EEPROM, Flash: non volatili); l'accesso è casuale o non casuale (FIFO, registri a scorrimento, CAM). La struttura è a matrice di celle: una word line (WL) seleziona una riga attraverso il decoder di riga (N indirizzi → 2^N WL), una bit line (BL) porta il dato alla colonna scelta dal decoder/multiplexer di colonna e dal sense amplifier. La ROM a NOR ha per ogni bit line un p-MOS di carico e n-MOS dove il bit è 0 (con WL alta tirano la BL a massa): compatta e veloce; la ROM a NAND ha serie di n-MOS ed è molto più piccola ma più lenta. Ritardo di una WL: R del polisilicio × C dei gate (Elmore); di una BL: C dei drain con la R dei transistor o del carico.Memorie a semiconduttore - struttura a matrice, decoder e ROM →).

5. Memoria Flash (luglio 2026)

La memoria Flash può essere vista come una variante della EEPROM in cui: a. ogni cella richiede sei transistor; b. il dato è perso togliendo l'alimentazione; c. la cancellazione avviene tipicamente a blocchi o settori.

Risposta: c. La Flash ha una cella a un solo transistor a gate flottante (più densa dell'EEPROM a due transistor) e la cancellazione, per effetto tunnel, è per blocchi. È non volatile (b falsa) e ha un transistor per cella (a falsa: i sei transistor sono della SRAM).

6. Altre relazioni da sapere

• Dimensioni: $2^N$ WL con $N$ bit di indirizzo di riga; $1024\times256$ celle $=2^{18}$ bit; $32$ righe $\times8$ colonne da $8$ bit $=256$ byte.
• DRAM: lettura distruttiva ($1\mathrm T$), refresh periodico, sense amplifier per ogni BL; SRAM: lettura non distruttiva, uscita differenziale.
• PROM a fusibili: l'interruzione programma un $1$; EPROM: cancellazione collettiva UV; EEPROM: due transistor per cella.

Verifica numerica

Python: tensione di $Q$ in scrittura e lettura SRAM con le formule del corso; $C_S$ dalla sensibilità del sense amplifier.

Errori comuni

• Credere che nella SRAM $Q$ debba arrivare a $0\ \mathrm V$ per la scrittura.
• Dire che la NAND è più veloce perché "senza contatti".
• Pensare che la capacità di storage minima dipenda dall'area o dalla WL.

Esercizio 16 - quesiti rapidi sulle memorie (temi d'esame 2024-2026)

• SRAM, scrittura di $0$: $Q$ sotto la soglia logica degli inverter (b); accesso $Z=2$ vs pull-up $Z=1$: $V_Q=0{,}18$ V; $Z=1$ vs $2$: $0{,}64$ V. Vincoli: pull-up $<$ accesso $<$ driver.
• ROM: NAND più compatta ma meno veloce (b); NOR più veloce (celle $9{,}5\lambda\times7\lambda$).
• DRAM 1T: $C_S$ minima fissata dal sense amplifier (a): $C_S\ge\frac{\Delta V_{min}C_{BL}}{V_X-V_{PRE}-\Delta V_{min}}=124$ fF.
• WL: seleziona una riga (a). Flash: cancellazione a blocchi, un transistor per cella, non volatile (c).
• Altro: $2^N$ WL; DRAM 1T lettura distruttiva; PROM: interruzione $=1$; EPROM UV collettivo; EEPROM 2T.
• Errori: $Q=0$ V; NAND veloce; $C_S$ da area/WL.