SRAM e DRAM

Le due grandi famiglie di memorie a lettura e scrittura (Memorie a semiconduttore - struttura a matrice, decoder e ROMLe memorie a semiconduttore si classificano in lettura/scrittura (SRAM, DRAM: volatili) e sola lettura (ROM a maschera, PROM, EPROM, EEPROM, Flash: non volatili); l'accesso è casuale o non casuale (FIFO, registri a scorrimento, CAM). La struttura è a matrice di celle: una word line (WL) seleziona una riga attraverso il decoder di riga (N indirizzi → 2^N WL), una bit line (BL) porta il dato alla colonna scelta dal decoder/multiplexer di colonna e dal sense amplifier. La ROM a NOR ha per ogni bit line un p-MOS di carico e n-MOS dove il bit è 0 (con WL alta tirano la BL a massa): compatta e veloce; la ROM a NAND ha serie di n-MOS ed è molto più piccola ma più lenta. Ritardo di una WL: R del polisilicio × C dei gate (Elmore); di una BL: C dei drain con la R dei transistor o del carico.Memorie a semiconduttore - struttura a matrice, decoder e ROM →) hanno caratteristiche opposte:

Cella SRAM CMOS a 6 transistor

La cella è un latch statico: due inverter CMOS in anello ($M_1,M_2$ e $M_3,M_4$, nodi $Q$ e $\overline Q$) più due n-MOS di accesso ($M_5$, $M_6$) con i gate alla word line (WL), che collegano $Q$ e $\overline Q$ alle bit line $BL$ e $\overline{BL}$ (segnali complementari). Con WL bassa i transistor di accesso sono spenti e il latch mantiene il bit (Latch, registri e parametri temporaliUn circuito sequenziale ha uno stato memorizzato in due modi: retroazione positiva (due inverter in anello, bistabile, i latch statici) o immagazzinamento di carica (circuiti dinamici). Un latch è sensibile al livello del clock (trasparente quando il clock è attivo, memorizza quando non lo è), un registro (flip-flop) è sensibile al fronte e si realizza con due latch sulle fasi opposte (master-slave). Il latch SR a porte NOR/NAND non ammette la combinazione S = R = 1 perché passando da lì alla memoria lo stato finale è imprevedibile. Parametri temporali del registro: ritardo clock-uscita t_c-q, tempo di setup t_su (dato stabile prima del fronte), tempo di hold t_hold (dato stabile dopo il fronte). Periodo minimo: T_min = t_c-q + t_p,logic(max) + t_su; vincolo di hold: t_cd,reg + t_cd,logic > t_hold. La pipeline spezza la logica con registri per aumentare la frequenza (a spese della latenza).Latch, registri e parametri temporali →).

Lettura. Si precaricano $BL$ e $\overline{BL}$ (di capacità $C_{bit}$ elevata) a $V_{DD}$ (o a un valore intermedio), poi si porta WL a $V_{DD}$. Se $Q=0$ e $\overline Q=1$: il transistor di accesso collegato a $Q$ e l'n-MOS driver dell'inverter ($M_1$, con gate a $\overline Q=V_{DD}$) formano un cammino da $BL$ a massa; $BL$ scende lentamente, mentre $\overline{BL}$ resta a $V_{DD}$ (il nodo $\overline Q$ è alto). Il sense amplifier differenziale amplifica la piccola differenza ($100$–$200\ \mathrm{mV}$) fino a $0\ldots V_{DD}$. Stabilità in lettura: durante la lettura il nodo $Q$ (a $0$) sale per il partitore tra transistor di accesso e driver: perché il bit non si ribalti $V_Q$ deve restare sotto la soglia logica $V_M$ dell'inverter opposto. Per questo il driver deve essere più forte dell'accesso (cell ratio $Z_{driver}/Z_{access}>1$). Esempio (dati del corso, $V_{DD}=2{,}5\ \mathrm V$): accesso $Z=1$ e driver $Z=1$: $V_Q\approx0{,}66\ \mathrm V$; con driver $Z=2$: $0{,}42\ \mathrm V$; con $Z=3$: $0{,}31\ \mathrm V$ (tutti sotto $V_M\approx1{,}25\ \mathrm V$ ma con margini diversi).

Scrittura. Si impongono sulle bit line i valori da scrivere (per scrivere $Q=0$ si porta $BL$ a $0$ e $\overline{BL}$ a $V_{DD}$) e si attiva WL. Se $Q$ valeva $1$: il transistor di accesso (che ha $BL=0$) tira $Q$ verso massa in contrasto con il p-MOS di pull-up dell'inverter ($M_2$, acceso perché $\overline Q=0$). Il nodo scende di quanto serve a superare la soglia logica dei due inverter in retroazione positiva: appena $V_Q<V_M$ la retroazione fa il resto e il latch si ribalta ($\overline Q$ sale, il p-MOS si spegne). La condizione "Se il nodo $Q$ scende sotto la soglia logica dei due invertitori in retroazione positiva" è dunque necessaria e sufficiente (non serve portare $Q$ a $0\ \mathrm V$ né a $V_{DD}/4$). Rapporto di scrittura: l'accesso deve essere più forte del p-MOS di pull-up ($Z_{access}/Z_{pull-up}$ abbastanza grande). Esempio: accesso $Z=2$, pull-up $Z=1$: $V_Q=0{,}18\ \mathrm V$ ($<V_M$: scrittura riuscita); accesso $Z=1$, pull-up $Z=2$: $V_Q=0{,}64\ \mathrm V$ (ancora $<V_M$).

La SRAM ha quindi un dimensionamento con vincoli opposti: driver > accesso (lettura) e accesso > pull-up (scrittura): pull-up < accesso < driver.

Cella DRAM a 3 transistor

Un transistor di scrittura ($M_1$, write WL, WWL) carica il nodo $X$ (capacità di gate di $M_2$ più una capacità di storage $C_S$) dalla bit line di scrittura; $X$ è il gate del transistor $M_2$, in serie a $M_3$ (read WL, RWL) verso la bit line di lettura: $M_2$ conduce solo se $X$ memorizza $1$. La lettura è non distruttiva (il nodo $X$ non viene toccato). Quando si scrive un $1$ si perde una soglia: $V_X=V_{WWL}-V_{Tn}$. Ci sono due bit line e due WL: celle grandi.

Cella DRAM a 1 transistor

Un solo n-MOS di accesso e una capacità di storage $C_S$ (di norma $\approx30\ \mathrm{fF}$, realizzata con la capacità poli-diffusione, a trincea o stack, costosa in area). Collegamenti: gate alla WL, drain alla BL, source a $C_S$.

• Scrittura: si abilita WL e si pone BL al valore da memorizzare ($0$ o $V_{DD}$): $C_S$ si carica o scarica. Scrivendo un $1$ si perde una soglia (con effetto body): $V_X=V_{WL}-V_{Tn}$; l'elevazione ("bootstrap") della WL a una tensione maggiore di $V_{DD}$ ($V_{WL}\ge V_{DD}+V_{Tn}$) permette di caricare $C_S$ fino a $V_{DD}$.
• Lettura: si precarica la BL (capacità $C_{BL}\gg C_S$) a una tensione intermedia $V_{PRE}$ ($\approx V_{DD}/2$) e si abilita WL: la carica si ridistribuisce tra $C_{BL}$ e $C_S$ (charge sharing) e il potenziale finale è $V_{PRE}+\Delta V$: $$C_{BL}V_{PRE}+C_SV_{X,W}=(C_{BL}+C_S)(V_{PRE}+\Delta V)\ \Rightarrow\ \Delta V=\frac{C_S}{C_{BL}+C_S}\,\big(V_{X,W}-V_{PRE}\big).$$ $\Delta V$ è piccolo (tipicamente $\sim250\ \mathrm{mV}$). Esempio: $C_{BL}=300\ \mathrm{fF}$, $C_S=30\ \mathrm{fF}$, $V_{PRE}=1{,}25\ \mathrm V$: per $V_X=1{,}8\ \mathrm V$ (con perdita di soglia) $\Delta V=+50\ \mathrm{mV}$; per $V_X=0$: $\Delta V=-114\ \mathrm{mV}$; con WL elevata, $V_X=2{,}5\ \mathrm V$ dà $+114\ \mathrm{mV}$ (simmetrico). Se il sense amplifier richiede $\Delta V_{min}$ si ricava la capacità di storage minima: $C_S=\dfrac{\Delta V_{min}\,C_{BL}}{V_{X,W}-V_{PRE}-\Delta V_{min}}$ (Esercizio 3 · memoria DRAM a un transistor 1024 per 256, capacità, ritardo di linea e lettura (tema d'esame giugno 2025)): in una cella a 1T la dimensione minima della capacità di storage è determinata dalla sensibilità del sense amplifier.

Osservazioni:

• servono un sense amplifier per ciascuna bit line, per la ridistribuzione di carica;
• le celle DRAM sono a uscita singola (le SRAM differenziale);
• la lettura è distruttiva: la carica di $C_S$ viene alterata, quindi dopo la lettura il sense amplifier riscrive il valore ("restore") e comunque è necessario un refresh periodico di tutte le righe (circa ogni $64\ \mathrm{ms}$) per compensare le perdite;
• a differenza della cella a 3T, la cella a 1T richiede una capacità addizionale (area) ma è molto piccola.

Errori comuni

• Dire che nella SRAM il bit si scrive portando $Q$ esattamente a $0\ \mathrm V$: basta scendere sotto la soglia logica degli inverter.
• Dimenticare i vincoli di rapporto (driver, accesso, pull-up) o invertirli.
• Dimenticare la perdita di una soglia scrivendo un $1$ in DRAM con WL a $V_{DD}$.
• Dire che la lettura DRAM 1T è non distruttiva (lo è quella della cella 3T).
• Usare $\Delta V=V_{X,W}-V_{PRE}$ senza il fattore $C_S/(C_{BL}+C_S)$.