Logiche dinamiche - precarica e valutazione

La logica statica (Porte logiche CMOS - struttura statica complementare e dimensionamentoUna porta CMOS statica complementare ha una rete di pull-down (PDN, n-MOS) verso massa e una di pull-up (PUN, p-MOS) verso V_DD, duali tra loro: serie ↔ parallelo. La PDN conduce quando la funzione f degli ingressi vale 1 e porta l'uscita a 0, quindi F = NOT f (le porte a uno stadio sono invertenti). Serie di n-MOS = AND, parallelo = OR; i p-MOS (chiusi con ingresso basso) fanno l'opposto. Escursione completa, nessun consumo statico, ritardo da R e C di uscita. Dimensionamento: si parte dall'inverter di riferimento (Z_n = 1, Z_p = r ≈ 2,4) e si scala ogni transistor del numero di transistor della serie peggiore a cui appartiene, così che la resistenza nel caso peggiore uguagli quella dell'inverter (NAND2: Z_n = 2, Z_p = r; NOR2: Z_n = 1, Z_p = 2r). Per un obiettivo R_pd = R*: Z_n = m R_n0/R* con m transistor in serie nel cammino peggiore. Per minimizzare la capacità di uscita si collegano all'uscita meno drain possibile.Porte logiche CMOS - struttura statica complementare e dimensionamento →) ha sempre un cammino a bassa resistenza tra l'uscita e $V_{DD}$ o massa. Una logica dinamica conserva il valore di uscita temporaneamente come carica su un nodo capacitivo in alta impedenza: in certi istanti (oltre alle transizioni) l'uscita non è collegata né a massa né a $V_{DD}$. Lo stesso principio dei registri dinamici (Registri dinamici, C2MOS, TSPC e registri a scorrimentoI registri dinamici memorizzano il bit come carica su un nodo capacitivo in alta impedenza: meno transistor e commutazioni più rapide dei registri statici, ma il dato si perde (serve un clock minimo) e il master-slave con gate di trasmissione è sensibile alla sovrapposizione dei clock (race). Il registro C2MOS (clocked CMOS) usa inverter con transistor di clock in serie: è insensibile alla sovrapposizione dei clock (0-0 e 1-1) se i fronti sono ripidi, perché durante la sovrapposizione ciascuno stadio può solo caricare o solo scaricare il nodo, mai propagare. Il TSPC usa una sola fase di clock (nessun clock invertito) e permette di inglobare logica nei latch. Un registro a scorrimento è una cascata di registri D: a ogni fronte il dato avanza di una posizione (conversione serie-parallelo, ritardi, FIFO); il collegamento diretto richiede t_c-q > t_hold.Registri dinamici, C2MOS, TSPC e registri a scorrimento →) è qui applicato alla logica combinatoria. È una tecnica che dà escursione piena ($V_{OL}=0$, $V_{OH}=V_{DD}$) e commutazioni più veloci, a patto di un clock.

Porta dinamica a precarica e valutazione

La porta ha tre parti:

• la rete di pull-down (PDN) che realizza $f$, come nella CMOS statica, tra l'uscita e un nodo $X$;
• un n-MOS di valutazione ($M_e$) tra $X$ e massa, con gate al clock;
• un p-MOS di precarica ($M_p$) tra $V_{DD}$ e l'uscita, con gate al clock.

Funzionamento in due fasi:

1. Precarica ($Clk=0$): $M_p$ acceso, $M_e$ spento. L'uscita viene caricata a $V_{DD}$ (attraverso $R_p$, con costante di tempo $R_pC_L$, $t_{pLH}$ della precarica), indipendentemente dagli ingressi (nessun cammino a massa).
2. Valutazione ($Clk=1$): $M_p$ spento, $M_e$ acceso. Se la PDN conduce (ingressi tali che $f=1$) l'uscita si scarica a $0$ ($t_{pHL}=0{,}69R_nC_L$ con la serie di PDN e $M_e$); altrimenti l'uscita resta a $V_{DD}$, conservata come carica su $C_L$. Dunque dopo la valutazione $F=\overline f$.

Proprietà:

• servono $N+2$ transistor per $N$ ingressi (contro $2N$ della CMOS complementare e $N+1$ della pseudo-nMOS: Logica pseudo-nMOS e logiche a caricoNella logica pseudo-nMOS (a rapporto, ratioed) la PUN della CMOS complementare è sostituita da un solo p-MOS con gate a massa, sempre acceso, che fa da carico per la PDN a n-MOS. Così servono N+1 transistor invece di 2N e la capacità di ingresso è minore, ma l'uscita bassa non è 0: V_OL si ricava uguagliando la corrente dell'n-MOS (zona lineare) a quella del p-MOS (saturazione), ed esiste potenza statica quando l'uscita è bassa (P = V_DD·I). V_OH = V_DD. Per V_OL piccola serve Z_n ≫ Z_p; il ritardo di salita è lento (carica solo il p-MOS debole: t_pLH = 0,69 R_p C_L), quello di discesa è più veloce (t_pHL ≈ 0,69 R_n C_L). Lo stesso schema (carichi p-MOS a massa) si ritrova nelle ROM a NOR.Logica pseudo-nMOS e logiche a carico →);
• nessun consumo statico e nessun contrasto durante la valutazione (il p-MOS è spento): i livelli sono pieni e la porta è senza rapporto ($V_{OL}=0$ qualunque siano le dimensioni);
• capacità di ingresso minore (un solo transistor per ingresso) e carico intrinseco minore: la porta è più veloce ($t_{pHL}$ non è rallentato da un carico di pull-up);
• consumo di potenza dinamica: ad ogni ciclo, se l'uscita si scarica in valutazione, viene ricaricata in precarica ($P=\alpha C_LV_{DD}^2f$ con $\alpha$ pari alla probabilità di scarica; il clock stesso consuma).

Problemi

1. Ingressi stabili in valutazione. Una volta che l'uscita ha iniziato a scaricarsi non può risalire: un ingresso che commuti da $1$ a $0$ durante la valutazione può lasciare l'uscita sbagliata. Gli ingressi devono essere stabili (o solo salire) nella fase di valutazione.
2. Perdite di carica. Il nodo in alta impedenza perde carica per correnti di perdita delle giunzioni e subthreshold: l'informazione si conserva solo per tempi dell'ordine del millisecondo, quindi esiste un tempo massimo di mantenimento e un clock minimo. Si aggiunge talvolta un piccolo p-MOS keeper in retroazione.
3. Condivisione di carica (charge sharing). Se un ramo della PDN si accende parzialmente, la carica di $C_L$ si ridistribuisce con le capacità dei nodi interni (a $0$ dopo la scarica del ciclo precedente): $V_{out}=V_{DD}\dfrac{C_L}{C_L+C_a}$. Esempio: $V_{DD}=2{,}5\ \mathrm V$, $C_L=20\ \mathrm{fF}$, $C_a=5\ \mathrm{fF}$: $V_{out}=2{,}0\ \mathrm V$ (cala di $0{,}5\ \mathrm V$, ancora letto come $1$ da un inverter con $V_M=1{,}25\ \mathrm V$); con $C_a=25\ \mathrm{fF}$, $V_{out}=1{,}11\ \mathrm V<V_M$: errore. Si precaricano anche i nodi interni, o si aumenta $C_L$.
4. Non cascabilità. Se l'uscita di una porta dinamica pilota l'ingresso di un'altra, in precarica entrambe le uscite sono a $V_{DD}$: la seconda PDN parte conduttiva e, all'inizio della valutazione, scarica la propria uscita prima che la prima porta abbia deciso: errore irrecuperabile.

Logica domino

La soluzione è la logica domino: si aggiunge un inverter (statico) all'uscita di ogni porta dinamica. In precarica l'uscita dell'inverter è $0$, quindi tutte le porte successive vedono ingressi bassi e le loro PDN sono spente; durante la valutazione le uscite possono solo salire da $0$ a $1$, una dopo l'altra, come tessere del domino. Vantaggi: cascabile, l'inverter pilota bene il carico e isola il nodo dinamico, si può aggiungere un keeper. Svantaggio: realizza solo funzioni non invertenti (AND, OR e combinazioni; l'inversione richiede altre tecniche, per esempio la doppia rotaia).

Confronto

Errori comuni

• Dire che la porta dinamica "memorizza" l'uscita indefinitamente: il nodo perde carica e va riprecaricato.
• Collegare due porte dinamiche direttamente (senza inverter domino).
• Dimenticare il transistor di valutazione: senza di esso, durante la precarica ci sarebbe un cammino $V_{DD}$-massa.
• Applicare ingressi che commutano da $1$ a $0$ durante la valutazione.