Invertitore CMOS - ritardo di propagazione

Dopo la caratteristica statica (Invertitore CMOS - caratteristica di trasferimento staticaL'inverter CMOS ha un p-MOS verso V_DD e un n-MOS verso massa con gli ingressi collegati: V_OH = V_DD, V_OL = 0, nessun cammino diretto in continua (consumo statico nullo). La VTC ha cinque regioni (n-MOS off; n sat/p lin; entrambi sat in V_M; n lin/p sat; p off). Con entrambi in saturazione e λ = 0: V_M = (V_Tn + r(V_DD + V_Tp))/(1 + r) con r = √(|k'_p|Z_p/(k'_n Z_n)). Bilanciamento statico (V_M = V_DD/2 con V_Tn = |V_Tp|): Z_p/Z_n = k'_n/|k'_p| (circa 3,8). Scalare Z_n e Z_p dello stesso fattore lascia V_M invariata e moltiplica la corrente di picco; aumentare Z_p/Z_n alza V_M, V_IL e V_IH; V_M segue V_DD. Margini NM_L = V_IL, NM_H = V_DD − V_IH (circa 1 V a 2,5 V).Invertitore CMOS - caratteristica di trasferimento statica →) si studia il comportamento dinamico: quanto tempo impiega l'uscita a seguire un ingresso che commuta (istantaneamente, per ipotesi). Gli strumenti sono la resistenza equivalente e le capacità del transistor (Il transistor MOS come interruttore - soglia, caratteristiche e capacitàIl MOS ha quattro terminali (gate, source, drain, bulk); il bulk dell'n-MOS va a massa, quello del p-MOS a V_DD. Il canale esiste (inversione) per V_GS > V_T nell'n-MOS (V_T > 0) e per V_GS < V_T nel p-MOS (V_T < 0). La soglia cresce in modulo con la tensione di source rispetto al bulk (effetto body): V_T = V_T0 + γ(√|−2Φ_F+V_SB| − √|2Φ_F|). Corrente: lineare per V_DS < V_GS − V_T, I_D = k'(W/L)[(V_GS−V_T)V_DS − V_DS²/2]; saturazione per V_DS > V_GS − V_T, I_D = (k'/2)(W/L)(V_GS−V_T)²(1+λV_DS). In digitale il transistor è un interruttore con resistenza equivalente R_eq ∝ 1/Z (Z = W/L) e capacità di gate C_g = C_ox W L, di drain e source ∝ W. Raddoppiando Z la resistenza dimezza e le capacità raddoppiano.Il transistor MOS come interruttore - soglia, caratteristiche e capacità →).

Il circuito RC del primo ordine

Quando $V_{in}$ passa da $0$ a $V_{DD}$ il p-MOS si spegne e l'n-MOS si accende: la capacità di carico $C_L$ (carica a $V_{DD}$) si scarica attraverso $R_n$ (transizione alto $\to$ basso, HL). Quando $V_{in}$ passa da $V_{DD}$ a $0$ il p-MOS carica $C_L$ attraverso $R_p$ (transizione basso $\to$ alto, LH). Entrambi sono circuiti RC con costante di tempo $\tau=RC_L$; la tensione di uscita in una carica da $0$ è $V_{out}(t)=V_{DD}\,(1-e^{-t/\tau})$ e raggiunge il $50\%$ di $V_{DD}$ quando $e^{-t/\tau}=\tfrac12$: $$t_p=\ln2\;\tau=0{,}69\,R\,C.$$ Quindi $$\boxed{t_{pHL}=0{,}69\,R_n\,C_L,\qquad t_{pLH}=0{,}69\,R_p\,C_L}$$ (per una commutazione di ingresso istantanea; con ingresso lento il ritardo aumenta). Il tempo di propagazione medio è $t_p=\tfrac12(t_{pHL}+t_{pLH})$. Il tempo di salita (10–90%) di un RC vale $2{,}2\,\tau$.

La capacità di carico

$C_L$ è la somma di due contributi:

• capacità intrinseca $C_{int}$: dovuta ai transistor che pilotano il nodo di uscita, cioè le capacità di drain di n-MOS e p-MOS, $C_{int}=C_{dn}+C_{dp}$ (più, in modelli accurati, l'accoppiamento gate-drain);
• capacità estrinseca $C_{ext}$: i gate delle porte pilotate ($C_{g3}+C_{g4}$ se il carico è un altro inverter) più la capacità dell'interconnessione $C_w$.

Quindi $C_L=C_{d1}+C_{d2}+C_{g3}+C_{g4}+C_w=C_{int}+C_{ext}$.

Esempio numerico (dati d'esame a $0{,}25\ \mu\mathrm m$: $R_{n0}=13\ \mathrm{k\Omega}$, $R_{p0}=31{,}5\ \mathrm{k\Omega}$, $C_{d0}=2\ \mathrm{fF}/\mu\mathrm m$, $L=0{,}25\ \mu\mathrm m$). Inverter con $Z_n=2$ ($W_n=0{,}5\ \mu\mathrm m$) e $Z_p=Z_n\,R_{p0}/R_{n0}=4{,}85$ ($W_p=1{,}21\ \mu\mathrm m$):

• $R_n=13/2=6{,}5\ \mathrm{k\Omega}$, $R_p=31{,}5/4{,}85=6{,}5\ \mathrm{k\Omega}$ (uguali: bilanciato dinamicamente);
• $C_{dn}=2\cdot0{,}5=1{,}0\ \mathrm{fF}$, $C_{dp}=2\cdot1{,}21=2{,}42\ \mathrm{fF}$, $C_{int}=3{,}42\ \mathrm{fF}$;
• senza carico esterno: $t_p=0{,}69\cdot6{,}5\ \mathrm{k\Omega}\cdot3{,}42\ \mathrm{fF}=15{,}4\ \mathrm{ps}$; con $C_{ext}=20\ \mathrm{fF}$: $t_{pHL}=t_{pLH}=0{,}69\cdot6{,}5\cdot23{,}42=105\ \mathrm{ps}$.

Con $Z_n=Z_p=2$ (p-MOS non maggiorato) le due resistenze non coincidono: $R_p=15{,}75\ \mathrm{k\Omega}$ contro $R_n=6{,}5\ \mathrm{k\Omega}$ e, con lo stesso carico ($C_{dp}=1\ \mathrm{fF}$, $C_L=22\ \mathrm{fF}$), $t_{pHL}=99\ \mathrm{ps}$ e $t_{pLH}=239\ \mathrm{ps}$: in un inverter con n-MOS e p-MOS di dimensioni uguali $t_{pLH}>t_{pHL}$, perché il p-MOS è meno conduttivo. Per portare $t_{pLH}$ al livello di $t_{pHL}$ serve $Z_p=2{,}4\,Z_n$ (rapporto delle resistenze).

Rapporto $Z_p/Z_n$ e bilanciamento dinamico

Posto $Z_p=\beta Z_n$ e $R_{p0}=r\,R_{n0}$ (con $r=R_{p0}/R_{n0}$; qui $r=2{,}42$): $$C_{dp}=\beta C_{dn},\qquad R_p=\frac{r}{\beta}R_n,$$ $$t_{pHL}=0{,}69\,R_nC_{dn}(1+\beta),\qquad t_{pLH}=0{,}69\,R_nC_{dn}\,\frac{r}{\beta}(1+\beta)\quad(\text{solo carico intrinseco}).$$

• Il bilanciamento dinamico è la condizione $t_{pHL}=t_{pLH}$, cioè $R_p=R_n$, cioè $\beta=r$. Diverso dal bilanciamento statico ($\beta=k'_n/\lvert k'_p\rvert=3{,}83$ per i dati del corso): il primo uguaglia le resistenze, il secondo le soglie.
• Con un carico a gate (inverter che ne pilota un altro, $C_{g}$ del p-MOS $\propto\beta$): $C_L=C_{d1n}(1+\beta)+C_{g3n}(1+\beta)+C_w$ e $$t_p=\frac{0{,}69}{2}R_n\Big[(C_{d1n}+C_{g3n})(1+\beta)+C_w\Big]\Big(1+\frac r\beta\Big).$$ Se $C_w$ è trascurabile, $t_p\propto(1+\beta)(1+r/\beta)=1+r+\beta+r/\beta$, e annullando la derivata ($1-r/\beta^2=0$) si trova il minimo per $$\beta_{opt}=\sqrt r$$ (con interconnessioni, $\beta_{opt}=\sqrt{r\,(1+C_w/(C_{d1n}+C_{g3n}))}$): il rapporto che minimizza il ritardo medio è più piccolo di quello del bilanciamento (qui $1{,}56$ contro $2{,}42$), perché un p-MOS più largo carica di più anche il gate dello stadio precedente. Il guadagno è modesto: con $R_{n0}=13\ \mathrm{k\Omega}$, $C_{d1n}=0{,}5\ \mathrm{fF}$, $C_{g3n}=0{,}31\ \mathrm{fF}$ per $Z_n=1$: $t_p=23{,}8\ \mathrm{ps}$ per $\beta=1{,}56$, $24{,}9\ \mathrm{ps}$ per $\beta=2{,}42$ e per $\beta=1$, $29{,}3\ \mathrm{ps}$ per $\beta=4$ (la curva è simmetrica in $\beta\leftrightarrow r/\beta$).

Nella pratica si sceglie spesso $\beta=r$ (uguale ritardo di salita e di discesa, utile per il caso peggiore) oppure un valore intermedio.

Ritardo e dimensionamento

Sia $Z_p=rZ_n$ (bilanciato dinamicamente), $R_n=R_p=R_{ref}$ e $C_{int,ref}=C_{dn}+C_{dp}$ la capacità intrinseca dell'inverter di riferimento (quello minimo). Allora $$t_p=0{,}69\,R_{ref}\,(C_{int,ref}+C_{ext})=t_{p0}\Big(1+\frac{C_{ext}}{C_{int,ref}}\Big),\qquad t_{p0}=0{,}69\,R_{ref}C_{int,ref}.$$ Moltiplicando $Z_n$ e $Z_p$ per un fattore $S$: $R\to R_{ref}/S$ e $C_{int}\to S\,C_{int,ref}$, quindi $$t_p=0{,}69\frac{R_{ref}}{S}\big(S\,C_{int,ref}+C_{ext}\big)=t_{p0}\Big(1+\frac{C_{ext}}{S\,C_{int,ref}}\Big).$$

• $t_{p0}$ non dipende da $S$ (il ritardo "a vuoto": la resistenza diminuisce quanto aumenta la capacità propria): effetto di autocaricamento. Aumentare $S$ riduce il ritardo solo se il carico estrinseco conta; per $S\to\infty$, $t_p\to t_{p0}$ (il carico estrinseco diventa trascurabile) e non si va oltre.
• Se $C_{ext}\gg C_{int}$ ($C_{ext}$ dominante), $t_p\approx0{,}69R_{ref}C_{ext}/S$: raddoppiando $Z_n$ e $Z_p$ il ritardo si dimezza (e, se invece il carico è quello intrinseco, resta invariato: la crocetta "se $Z$ raddoppia, i tempi di propagazione ... possono diminuire se la capacità esterna è dominante").
• Se $C_{ext}$ è piccola si guadagna poco ingrandendo e si spreca area e consumo.

Esempio. Inverter di riferimento $Z_n=1$, $Z_p=2{,}42$ ($R_{ref}=13\ \mathrm{k\Omega}$, $C_{int,ref}=0{,}5+1{,}21=1{,}71\ \mathrm{fF}$): $t_{p0}=0{,}69\cdot13\ \mathrm{k\Omega}\cdot1{,}71\ \mathrm{fF}=15{,}4\ \mathrm{ps}$. Con $C_{ext}=50\ \mathrm{fF}$: $S=1$: $464\ \mathrm{ps}$; $S=2$: $240\ \mathrm{ps}$; $S=5$: $105\ \mathrm{ps}$; $S=10$: $60\ \mathrm{ps}$; $S=100$: $19{,}8\ \mathrm{ps}$; limite $15{,}4\ \mathrm{ps}$. Da $S=10$ in poi il guadagno marginale è piccolo mentre area e capacità di ingresso (che carica lo stadio precedente) crescono: è l'idea del buffer (Catene di inverter e buffer CMOSPer pilotare un carico grande C_L partendo da un ingresso piccolo C_in si usa una catena di N inverter di dimensioni crescenti (buffer). Il ritardo totale è t_p = t_p0 Σ (1 + f_j/γ), con f_j = C_gin,j+1/C_gin,j il fan-out dello stadio j e γ = C_int/C_g (circa 1-2). Il minimo, a N fissato, si ha con lo stesso fan-out in tutti gli stadi, f = F^(1/N) con F = C_L/C_in (ogni stadio è la media geometrica dei vicini e ha lo stesso ritardo): t_p = N t_p0 (1 + F^(1/N)/γ). Il numero ottimo di stadi si trova da ln f = 1 + γ/f (f = e per γ = 0, f ≈ 3,6 per γ = 1, N = ln F / ln f). Un anello di N inverter (N dispari, N ≥ 3) oscilla con periodo 2N t_p.Catene di inverter e buffer CMOS →).

Altri fattori

• Tensione di alimentazione: una $V_{DD}$ più alta aumenta la corrente e riduce $R_{eq}$ (tabella della nota sul MOS) $\Rightarrow$ $t_p$ diminuisce; una $V_{DD}$ più bassa rende l'inverter più lento ma consuma meno (Consumo di potenza nei circuiti CMOSNella logica CMOS il consumo è quasi tutto dinamico. Per ogni carica di C_L da 0 a V_DD l'alimentazione eroga E_DD = C_L V_DD²; metà (½C_L V_DD²) viene immagazzinata nella capacità e metà dissipata nel p-MOS, indipendentemente dal valore di R; nella scarica l'energia immagazzinata è dissipata nell'n-MOS e dall'alimentazione non si assorbe nulla. La potenza media è P = α C_L V_DD² f (α = probabilità di una transizione 0→1 per periodo; per un inverter che commuta a ogni ciclo α = 1; con probabilità di uno p₁ all'uscita α = p₁(1−p₁) se i valori successivi sono indipendenti). Non dipende dalle dimensioni dei transistor (solo da C_L), scala col quadrato di V_DD (dimezzare V_DD: potenza ÷4) ma abbassare V_DD rallenta il circuito. Si aggiungono la corrente di corto circuito (ingressi lenti) e le correnti di perdita.Consumo di potenza nei circuiti CMOS →).
• Pendenza dell'ingresso: i formulari assumono un ingresso con commutazione istantanea; con tempo di salita $t_r$ maggiore il ritardo cresce, e cresce anche l'energia assorbita per il passaggio di corrente diretta.
• Capacità di interconnessione: conta soprattutto nelle linee lunghe (Processo di fabbricazione CMOS, layout e parassitiUn circuito integrato CMOS si realizza su un wafer di silicio con una sequenza di passi fotolitografici: ogni maschera ottica riporta la geometria planare di uno strato (layer) e permette di sviluppare in modo selettivo il fotoresist, che protegge le zone non da attaccare o da drogare. Ordine: regioni attive e trincee di isolamento (STI), impianto delle well, deposizione e sagomatura del polisilicio (gate), impianto di source/drain (n+ e p+, il polisilicio si droga insieme), contatti e via, piste metalliche. Il progettista descrive il circuito con il layout (una maschera per layer) nel rispetto delle regole di layout (spessore, spaziatura, sovrapposizione), verificate dal DRC. Gli elementi parassiti sono resistenze (R = R_□·L/W), capacità (area più bordo, C = C_A·A + C_b·P) e transistor bipolari; le interconnessioni lunghe hanno ritardo ≈ 0,38 R C (rete distribuita). Il package deve avere basse parassite, robustezza, smaltimento del calore e costo basso.Processo di fabbricazione CMOS, layout e parassiti →).

Errori comuni

• Usare $C_L=C_{dn}$ o $C_L=C_{dp}$ invece della somma dei due drain più il carico a gate.
• Scrivere $t_{pLH}=0{,}69R_nC_L$ (è $R_p$ per la salita, $R_n$ per la discesa).
• Contare $C_g$ delle porte pilotate come intrinseca: è estrinseca.
• Credere che ingrandire sempre riduca il ritardo: a carico intrinseco dominante non serve (autocaricamento).
• Confondere $\beta_{opt}=\sqrt r$ (ritardo minimo) con $\beta=r$ (bilanciamento).