Esercizio 6rete di pass-transistor n-MOS a quattro vie, funzione, livelli e ritardo (tema d'esame luglio 2025)

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1. Funzione logica

Una riga conduce solo se entrambi i suoi n-MOS sono accesi (AND dei due gate) e in tal caso trasferisce l'ingresso dati a $Z$: $$Z=A\,C\,D+B\,C\,\overline D+B\,\overline C\,D+A\,\overline C\,\overline D.$$ Raggruppando: $A\,(CD+\overline C\,\overline D)+B\,(C\overline D+\overline CD)=A\,\overline{(C\oplus D)}+B\,(C\oplus D)$, cioè $$\boxed{Z=\begin{cases}A&\text{se }C=D\\B&\text{se }C\ne D\end{cases}}$$ un multiplexer $2\to1$ con selettore $C\oplus D$. Per ogni combinazione di $C,D$ conduce una sola riga, quindi non ci sono conflitti sul nodo $Z$ (verificato con Python su tutte le $16$ combinazioni).

2. Schema CMOS statico a uno stadio

Una porta CMOS a uno stadio è invertente: l'uscita è $\overline{f}$ con $f$ la funzione della PDN. Si vuole $Z=\overline f$, quindi la PDN deve realizzare $\overline Z$ usando i letterali (diretti e negati) di cui si dispone: $$\overline Z=\overline A\,C\,D+\overline A\,\overline C\,\overline D+\overline B\,C\,\overline D+\overline B\,\overline C\,D.$$

• PDN: quattro rami in parallelo, ciascuno con tre n-MOS in serie con i gate $(\overline A,C,D)$, $(\overline A,\overline C,\overline D)$, $(\overline B,C,\overline D)$, $(\overline B,\overline C,D)$: $12$ n-MOS.
• PUN (duale): quattro gruppi in serie, ciascuno con tre p-MOS in parallelo con gli stessi gate: $12$ p-MOS. Verifica: la PDN conduce se e solo se $Z=0$ (controllata con Python per tutte le $16$ combinazioni). Rispetto alla rete a pass-transistor (8 n-MOS) servono $24$ transistor e gli ingressi negati: in cambio l'uscita ha livelli pieni (nessuna degradazione) ed è rigenerata.

3. Massimo e minimo di $V_Z$

Con effetto body nullo e ogni ingresso tra $0$ e $V_{DD}$ la riga conduttiva trasferisce l'ingresso dati attraverso due n-MOS in serie con i gate a $V_{DD}$:

• un livello basso passa senza perdita: $V_{Z,min}=0$;
• un livello alto: il primo n-MOS porta il nodo interno a $V_{DD}-V_{Tn}=2{,}4\ \mathrm V$ (finché $V_{GS}=V_{Tn}$); il secondo, con source a $2{,}4\ \mathrm V$ e gate a $3\ \mathrm V$, è al limite ($V_{GS}=0{,}6\ \mathrm V=V_{Tn}$) e non porta $Z$ oltre. Quindi $$V_{Z,max}=V_{DD}-V_{Tn}=\boxed{2{,}4\ \mathrm V.}$$ Aggiungere un secondo transistor in serie con lo stesso gate non degrada ulteriormente il livello.

4. Transcaratteristica $V_Z(V_A)$ con $V_C=V_D=V_{DD}$

Con $C=D=1$ conduce la riga $1$ ($A$ con gate $C$ e $D$): $V_Z=V_A$ finché $V_A<V_{DD}-V_{Tn}=2{,}4\ \mathrm V$ (i transistor restano accesi: $V_{GS}=3-V_A>0{,}6$), poi $V_Z$ satura a $2{,}4\ \mathrm V$: $$V_Z=\min(V_A,\,2{,}4\ \mathrm V).$$ Punto di spezzamento: $V_A=2{,}4\ \mathrm V$ ($V_Z=2{,}4\ \mathrm V$). Tratto iniziale con pendenza $1$.

5. Transizione e ritardo

Prima di $D$: $B=C=V_{DD}$, $A=0$, $D=0$ ($\overline D=1$): conduce la riga $2$ ($B$ con gate $C$ e $\overline D$): $V_Z=V_{DD}-V_{Tn}=2{,}4\ \mathrm V$. Quando $D$ sale a $V_{DD}$: $\overline D$ scende a $0$, la riga $2$ si spegne e si accende la riga $1$ ($A=0$ con gate $C$, $D$): $Z$ si scarica verso $A=0$. È una transizione HL (da $2{,}4\ \mathrm V$ a $0$).

Elementi del circuito. Resistenza di ciascun n-MOS ($W_n=0{,}6\ \mu\mathrm m$): $R_n=12\ \mathrm{k\Omega}/0{,}6=20\ \mathrm{k\Omega}$; $C_d=C_s=2\cdot0{,}6=1{,}2\ \mathrm{fF}$.

• Nodo $Z$: $C_L$ più i quattro drain/source dei transistor di destra collegati a $Z$: $C_Z=30+4\cdot1{,}2=34{,}8\ \mathrm{fF}$.
• Nodo interno della riga $1$ (tra i due n-MOS): $C_X=2\cdot1{,}2=2{,}4\ \mathrm{fF}$. Si trascurano i nodi interni delle righe spente (flottanti) e l'eventuale condivisione di carica con essi.

Elmore (due n-MOS in serie verso $A=0$; il transistor vicino a $A$ ha peso $1$ sul nodo interno, quello vicino a $Z$ peso $2$ su $Z$): $$\tau=R_nC_X+2R_nC_Z=20\cdot2{,}4+40\cdot34{,}8=48+1392=1440\ \mathrm{ps},\qquad t_{pHL}=0{,}69\cdot1440=\boxed{0{,}99\ \mathrm{ns}.}$$ Senza il nodo interno: $0{,}69\cdot40\ \mathrm{k\Omega}\cdot34{,}8\ \mathrm{fF}=0{,}96\ \mathrm{ns}$. Il ritardo è dominato dal carico $C_L$ e dalla resistenza di $2\cdot20\ \mathrm{k\Omega}$ (n-MOS piccoli).

Verifica numerica

Python: tabelle di verità della rete a pass-transistor e dello stadio CMOS ($Z=(C\oplus D)?B:A$ e PDN$=\overline Z$ su $16/16$ combinazioni); Elmore $0{,}994\ \mathrm{ns}$ e integrazione numerica della scala RC a due nodi ($0{,}96$–$1{,}01\ \mathrm{ns}$ a seconda dello stato iniziale del nodo interno).

Errori comuni

• Dimenticare che $Z$ vale $A$ o $B$ a seconda di $C\oplus D$: non è la OR di $A$ e $B$.
• Pensare che il livello alto sia $V_{DD}$: con n-MOS in pass è $V_{DD}-V_{Tn}=2{,}4\ \mathrm V$.
• Calcolare il ritardo con una sola resistenza $R_n$ invece di due in serie.
• Realizzare la funzione in un solo stadio CMOS usando $Z$ nella PDN: la PDN deve realizzare $\overline Z$.