Porte logiche CMOS - ritardo di Elmore, fan-in e consumo

Per l'inverter il ritardo è $0{,}69\,R\,C_L$ (Invertitore CMOS - ritardo di propagazioneIn commutazione l'inverter è un circuito RC del primo ordine: il tempo di propagazione al 50% vale t_p = ln2·τ = 0,69·R·C. Con R_n e R_p resistenze equivalenti e C_L = C_int + C_ext (intrinseca = capacità di drain di n-MOS e p-MOS; estrinseca = gate delle porte pilotate e interconnessioni): t_pHL = 0,69 R_n C_L, t_pLH = 0,69 R_p C_L. Con Z_p = βZ_n, R_p/R_n = r/β (r = R_p0/R_n0 ≈ 2,4): il bilanciamento dinamico (t_pHL = t_pLH) richiede β = r, mentre il minimo del ritardo medio con carico a gate si ha per β = √r. Moltiplicando Z_n e Z_p per S: t_p = t_p0 (1 + C_ext/(S C_int,ref)): a carico estrinseco dominante raddoppiare le larghezze dimezza il ritardo; con carico intrinseco dominante non cambia (autocaricamento).Invertitore CMOS - ritardo di propagazione →); nelle porte con più transistor in serie la rete di resistenze e capacità è più complessa. Questa nota usa le porte statiche complementari (Porte logiche CMOS - struttura statica complementare e dimensionamentoUna porta CMOS statica complementare ha una rete di pull-down (PDN, n-MOS) verso massa e una di pull-up (PUN, p-MOS) verso V_DD, duali tra loro: serie ↔ parallelo. La PDN conduce quando la funzione f degli ingressi vale 1 e porta l'uscita a 0, quindi F = NOT f (le porte a uno stadio sono invertenti). Serie di n-MOS = AND, parallelo = OR; i p-MOS (chiusi con ingresso basso) fanno l'opposto. Escursione completa, nessun consumo statico, ritardo da R e C di uscita. Dimensionamento: si parte dall'inverter di riferimento (Z_n = 1, Z_p = r ≈ 2,4) e si scala ogni transistor del numero di transistor della serie peggiore a cui appartiene, così che la resistenza nel caso peggiore uguagli quella dell'inverter (NAND2: Z_n = 2, Z_p = r; NOR2: Z_n = 1, Z_p = 2r). Per un obiettivo R_pd = R*: Z_n = m R_n0/R* con m transistor in serie nel cammino peggiore. Per minimizzare la capacità di uscita si collegano all'uscita meno drain possibile.Porte logiche CMOS - struttura statica complementare e dimensionamento →) e le regole per il caso peggiore.

Dipendenza dagli ingressi: caso peggiore e migliore

Il ritardo di una porta dipende da quali ingressi commutano e da quale rete conduce. Si considerano la transizione dell'uscita ($t_{pHL}$, $t_{pLH}$) e, per ciascuna, la configurazione di ingressi:

• caso peggiore: conduce un solo cammino, quello di resistenza massima (in ogni gruppo di rami in parallelo ne conduce uno solo); se la commutazione deve anche scaricare/caricare i nodi interni, si considera il caso in cui tutti sono nello stato opposto;
• caso migliore: conducono tutti i rami in parallelo (resistenza minima).

NAND a 2 ingressi (n-MOS in serie, p-MOS in parallelo; si trascura per ora la capacità del nodo interno):

• transizione $0\to1$ (uscita sale, conducono i p-MOS): se entrambi gli ingressi vanno a $0$ conducono due p-MOS in parallelo, $t_{pLH}=0{,}69\,\dfrac{R_p}2C_L$ (caso migliore); se uno solo va a $0$, $t_{pLH}=0{,}69\,R_pC_L$ (caso peggiore);
• transizione $1\to0$ (uscita scende): servono entrambi gli n-MOS accesi, in serie: $t_{pHL}=0{,}69\cdot2R_n\,C_L$.

Se $R_n=R_p=R$ (n-MOS e p-MOS con resistenze equivalenti uguali), nel caso peggiore $t_{pLH}=0{,}69RC_L$ e $t_{pHL}=0{,}69\cdot2RC_L$, quindi $2\,t_{pLH}=t_{pHL}$. Per una NOR a 2 ingressi i ruoli si invertono: $t_{pHL}=0{,}69\,R_nC_L$ (un solo n-MOS acceso nel caso peggiore) e $t_{pLH}=0{,}69\cdot2R_pC_L$, quindi $t_{pLH}=2\,t_{pHL}$ (con $R_n=R_p$). Per questo, se tutti i transistor sono di dimensione minima, è conveniente dimensionare la porta con la regola del cammino più lungo (così $R_{PU}=R_{PD}=R_{ref}$ nel caso peggiore).

Per una porta a $N$ ingressi: NAND: caso peggiore $t_{pHL}$ ($N$ n-MOS in serie); NOR: caso peggiore $t_{pLH}$ ($N$ p-MOS in serie). Dettagli sui casi di commutazione (interni compresi):

• NOR a 4 ingressi, $t_{pHL}$: l'uscita scende se almeno un ingresso sale; il caso peggiore è la commutazione $0\to1$ di un solo ingresso (conduce un solo n-MOS; se tutti commutano insieme i quattro n-MOS in parallelo scaricano $C_L$ molto più in fretta).
• NOR a 4 ingressi, $t_{pLH}$: l'uscita sale solo quando tutti gli ingressi sono a $0$ (una sola riga della tabella con uscita $1$, serie completa dei p-MOS); il caso peggiore è la commutazione $1\to0$ di un unico ingresso, quello del p-MOS più vicino a $V_{DD}$, quando tutti gli altri sono già a $0$: i nodi interni sono scarichi (collegati all'uscita bassa) e vanno tutti caricati. Se commuta invece l'ingresso vicino all'uscita, i nodi interni sono già a $V_{DD}$ e va caricata solo $C_L$.
• NAND a 4 ingressi, $t_{pHL}$: unica riga con uscita $0$ (tutti gli ingressi a $1$); il caso peggiore è la commutazione $0\to1$ dell'ingresso dell'n-MOS vicino a massa con gli altri già a $1$ e i nodi interni carichi: vanno scaricati tutti. $t_{pLH}$: peggiore se un solo ingresso va a $0$ (un solo p-MOS acceso) mentre gli altri restano a $1$.

Rete RC distribuita: ritardo di Elmore

Con $m$ transistor in serie si ha una catena $R_1,R_2,\dots,R_m$ con una capacità $C_k$ a ciascun nodo. Il ritardo al $50\%$ del nodo di uscita, approssimato con il metodo di Elmore, è $$\tau=\sum_{k=1}^mC_k\,R_{k}^{path},\qquad t_p=0{,}69\,\tau,$$ dove $R_k^{path}$ è la resistenza condivisa tra il cammino della corrente verso il nodo $k$ e quello verso l'uscita: per una catena a partire dal generatore (massa o $V_{DD}$), la resistenza totale tra il nodo $k$ e il generatore. Per $N$ n-MOS in serie con resistenza equivalente $R_n$ ciascuno, numerando $C_1$ il nodo vicino a massa e $C_N=C_L$ l'uscita: $$t_{pHL}=0{,}69\,R_n\,(C_1+2C_2+3C_3+\dots+N\,C_L).$$ (si legge: la capacità del nodo $k$ vede $k$ resistenze; la capacità di uscita le vede tutte). Il peso crescente mostra che le capacità vicine all'uscita contano di più.

Esempio numerico. NAND a 3 ingressi, $Z_n=3$, $Z_p=r=2{,}42$ (dati del corso: $R_{n0}=13\ \mathrm{k\Omega}$, $R_{p0}=31{,}5\ \mathrm{k\Omega}$, $C_{d0}=2\ \mathrm{fF}/\mu\mathrm m$, $L=0{,}25\ \mu\mathrm m$), $C_{ext}=10\ \mathrm{fF}$.

• $R_n=13/3=4{,}33\ \mathrm{k\Omega}$ per transistor; $R_p=31{,}5/2{,}42=13\ \mathrm{k\Omega}$.
• $C_{dn}=2\cdot0{,}75=1{,}5\ \mathrm{fF}$, $C_{dp}=2\cdot0{,}606=1{,}21\ \mathrm{fF}$.
• Nodi interni (tra due n-MOS: source e drain): $C_1=C_2=2\cdot1{,}5=3{,}0\ \mathrm{fF}$; uscita: un drain n-MOS e tre drain p-MOS più il carico: $C_L=1{,}5+3\cdot1{,}21+10=15{,}1\ \mathrm{fF}$.
• $t_{pHL}=0{,}69\cdot4{,}33\ \mathrm{k\Omega}\,(3+2\cdot3+3\cdot15{,}1)\ \mathrm{fF}=0{,}69\cdot4{,}33\cdot54{,}4=163\ \mathrm{ps}$.
• $t_{pLH}$ (caso peggiore, un solo p-MOS acceso): $0{,}69\cdot13\ \mathrm{k\Omega}\cdot15{,}1\ \mathrm{fF}=136\ \mathrm{ps}$ (migliore: $45\ \mathrm{ps}$). Con lo stesso carico un inverter di riferimento impiega $105\ \mathrm{ps}$: la NAND3 è più lenta di circa il $55\%$ nel caso peggiore, anche se è stata dimensionata per uguagliarne la resistenza, a causa dei nodi interni e delle capacità di uscita maggiori.

Porte con molti ingressi (fan-in)

Con tutti i transistor della stessa dimensione e trascurando le capacità dei nodi interni, per una NOR a $N$ ingressi (PUN: $N$ p-MOS in serie; PDN: $N$ n-MOS in parallelo), detta $C$ la capacità di drain e source di ogni transistor:

• il nodo di uscita ha $N$ drain di n-MOS e uno di p-MOS: $C_{out}=(N+1)\,C$;
• $t_{pLH}=0{,}69\,R_p\,N\,(N+1)\,C$ (caso peggiore: $N$ p-MOS in serie, resistenza $N R_p$, capacità $(N+1)C$) — quadratico in $N$;
• $t_{pHL}=0{,}69\,R_n\,(N+1)\,C$ (un solo n-MOS acceso): lineare. Analogamente per una NAND a $N$ ingressi: $t_{pHL}=0{,}69R_nN(N+1)C$ e $t_{pLH}=0{,}69R_p(N+1)C$. Se si considerassero anche i nodi interni, con capacità $2C$, il ritardo diventerebbe $2\cdot0{,}69R_pCN^2$.

Esempio: $R_p=10\ \mathrm{k\Omega}$, $C=2\ \mathrm{fF}$: $t_{pLH}=0{,}69\cdot10\ \mathrm{k\Omega}\cdot2\ \mathrm{fF}\cdot N(N+1)=13{,}8\ \mathrm{ps}\cdot N(N+1)$: $N=2$: $83\ \mathrm{ps}$; $N=4$: $276\ \mathrm{ps}$ ($3{,}3$ volte); $N=8$: $994\ \mathrm{ps}$ ($12$ volte). In generale $t_p=a_1FI+a_2FI^2+a_3FO$: dipendenza quadratica dal fan-in (resistenza e capacità crescono entrambe) e lineare dal fan-out (ogni porta pilotata aggiunge due capacità di gate a $C_L$). Si evitano porte con fan-in maggiore di 4.

Come ridurre il ritardo

• Dimensionamento progressivo (progressive sizing): in una serie di $N$ transistor la capacità del nodo vicino all'uscita pesa molto nel ritardo di Elmore, e il transistor vicino all'uscita compare in tutti i termini della somma; i transistor devono essere progressivamente più grandi man mano che ci si allontana dall'uscita ($M_1>M_2>\dots>M_N$, il transistor più vicino all'uscita è il più piccolo): riduzione del ritardo fino a circa il $20\%$.
• Riordino degli ingressi: se si sa che un ingresso commuta più tardi degli altri (cammino critico), conviene collegarlo al transistor più vicino all'uscita: quando commuta, i nodi interni sono già stati scaricati (o caricati) dagli altri ingressi, e il ritardo dipende solo da $C_L$; con l'ingresso tardivo al transistor vicino a massa, andrebbero scaricati prima $C_L$, $C_1$ e $C_2$. Il riordino riduce il ritardo solo se si può prevedere che uno degli ingressi commuti in ritardo.
• Architettura: una porta a molti ingressi si spezza in una cascata di porte con meno ingressi (per esempio $F=ABCDEFGH$ con porte NAND a 2 o 4 ingressi e inverter, ad albero): meno ritardo e meno area.
• Buffer CMOS sull'uscita se il carico è grande (Catene di inverter e buffer CMOSPer pilotare un carico grande C_L partendo da un ingresso piccolo C_in si usa una catena di N inverter di dimensioni crescenti (buffer). Il ritardo totale è t_p = t_p0 Σ (1 + f_j/γ), con f_j = C_gin,j+1/C_gin,j il fan-out dello stadio j e γ = C_int/C_g (circa 1-2). Il minimo, a N fissato, si ha con lo stesso fan-out in tutti gli stadi, f = F^(1/N) con F = C_L/C_in (ogni stadio è la media geometrica dei vicini e ha lo stesso ritardo): t_p = N t_p0 (1 + F^(1/N)/γ). Il numero ottimo di stadi si trova da ln f = 1 + γ/f (f = e per γ = 0, f ≈ 3,6 per γ = 1, N = ln F / ln f). Un anello di N inverter (N dispari, N ≥ 3) oscilla con periodo 2N t_p.Catene di inverter e buffer CMOS →).

Consumo di potenza di una porta

Vale $P=\alpha\,C_L\,V_{DD}^2\,f$ (Consumo di potenza nei circuiti CMOSNella logica CMOS il consumo è quasi tutto dinamico. Per ogni carica di C_L da 0 a V_DD l'alimentazione eroga E_DD = C_L V_DD²; metà (½C_L V_DD²) viene immagazzinata nella capacità e metà dissipata nel p-MOS, indipendentemente dal valore di R; nella scarica l'energia immagazzinata è dissipata nell'n-MOS e dall'alimentazione non si assorbe nulla. La potenza media è P = α C_L V_DD² f (α = probabilità di una transizione 0→1 per periodo; per un inverter che commuta a ogni ciclo α = 1; con probabilità di uno p₁ all'uscita α = p₁(1−p₁) se i valori successivi sono indipendenti). Non dipende dalle dimensioni dei transistor (solo da C_L), scala col quadrato di V_DD (dimezzare V_DD: potenza ÷4) ma abbassare V_DD rallenta il circuito. Si aggiungono la corrente di corto circuito (ingressi lenti) e le correnti di perdita.Consumo di potenza nei circuiti CMOS →); $\alpha$ dipende dalla funzione e dalle probabilità degli ingressi: per un'uscita con probabilità $p_1$ di valere $1$, $\alpha_{0\to1}=p_0\,p_1$. Per un NAND a 2 ingressi con ingressi equiprobabili ($P_A=P_B=0{,}5$): $p_1=1-0{,}25=0{,}75$, $\alpha=0{,}75\cdot0{,}25=0{,}1875$. La potenza è massima quando uscita e ingressi commutano alla stessa frequenza. Per un valore realistico si sommano anche i nodi interni ($C_1$, $C_2$) pesati con le loro probabilità di commutazione, che si trascurano nei temi d'esame.

Errori comuni

• Scambiare i casi: nella NAND il caso peggiore è per $t_{pHL}$ (serie di n-MOS), nella NOR per $t_{pLH}$.
• Applicare Elmore con pesi sbagliati: il nodo di uscita ha il peso $N$ (tutte le resistenze), quello vicino alla sorgente il peso $1$.
• Trascurare che in $t_{pLH}$ della NAND basta un p-MOS acceso (caso peggiore) mentre in $t_{pHL}$ ne servono tutti gli n-MOS.
• Confondere il fan-in (ingressi della porta) con il fan-out (porte collegate all'uscita).
• Dire che raddoppiare il fan-in raddoppia il ritardo: lo quadruplica (per $N$ grandi).