Logica a pass-transistor e gate di trasmissione

Nella CMOS complementare (Porte logiche CMOS - struttura statica complementare e dimensionamentoUna porta CMOS statica complementare ha una rete di pull-down (PDN, n-MOS) verso massa e una di pull-up (PUN, p-MOS) verso V_DD, duali tra loro: serie ↔ parallelo. La PDN conduce quando la funzione f degli ingressi vale 1 e porta l'uscita a 0, quindi F = NOT f (le porte a uno stadio sono invertenti). Serie di n-MOS = AND, parallelo = OR; i p-MOS (chiusi con ingresso basso) fanno l'opposto. Escursione completa, nessun consumo statico, ritardo da R e C di uscita. Dimensionamento: si parte dall'inverter di riferimento (Z_n = 1, Z_p = r ≈ 2,4) e si scala ogni transistor del numero di transistor della serie peggiore a cui appartiene, così che la resistenza nel caso peggiore uguagli quella dell'inverter (NAND2: Z_n = 2, Z_p = r; NOR2: Z_n = 1, Z_p = 2r). Per un obiettivo R_pd = R*: Z_n = m R_n0/R* con m transistor in serie nel cammino peggiore. Per minimizzare la capacità di uscita si collegano all'uscita meno drain possibile.Porte logiche CMOS - struttura statica complementare e dimensionamento →) gli ingressi comandano solo i gate e le sorgenti sono $V_{DD}$ e massa. Nella logica a pass-transistor gli ingressi comandano anche i terminali di conduzione: una rete di interruttori trasmette direttamente un segnale di ingresso (o una costante) all'uscita. Caratteristiche:

• servono $N$ transistor per $N$ ingressi (circa la metà della CMOS complementare);
• consumo statico nullo (nessun cammino fisso tra $V_{DD}$ e massa);
• per alcune funzioni (AND, OR, XOR, multiplexer) la realizzazione è molto più semplice;
• permette di realizzare funzioni non invertenti, ma l'uscita non è rigenerata: ogni passaggio degrada il segnale e non c'è un guadagno che lo ripristini.

Livelli trasmessi da n-MOS e p-MOS

Un n-MOS con il gate a $V_{DD}$ trasmette bene il livello basso: porta il nodo di uscita a $0$ perché $V_{GS}=V_{DD}>V_{Tn}$ finché il nodo scende. Trasmette invece male il livello alto: se l'ingresso è $V_{DD}$ l'uscita sale finché $V_{GS}=V_{DD}-V_{out}$ scende fino a $V_{Tn}$, quindi si ferma a $$V_{OH}=V_{DD}-V_{Tn},$$ dove $V_{Tn}$ include l'effetto body perché il source (l'uscita) è a tensione alta ($V_{SB}=V_{out}$) e quindi la soglia è maggiore di quella nominale (Il transistor MOS come interruttore - soglia, caratteristiche e capacitàIl MOS ha quattro terminali (gate, source, drain, bulk); il bulk dell'n-MOS va a massa, quello del p-MOS a V_DD. Il canale esiste (inversione) per V_GS > V_T nell'n-MOS (V_T > 0) e per V_GS < V_T nel p-MOS (V_T < 0). La soglia cresce in modulo con la tensione di source rispetto al bulk (effetto body): V_T = V_T0 + γ(√|−2Φ_F+V_SB| − √|2Φ_F|). Corrente: lineare per V_DS < V_GS − V_T, I_D = k'(W/L)[(V_GS−V_T)V_DS − V_DS²/2]; saturazione per V_DS > V_GS − V_T, I_D = (k'/2)(W/L)(V_GS−V_T)²(1+λV_DS). In digitale il transistor è un interruttore con resistenza equivalente R_eq ∝ 1/Z (Z = W/L) e capacità di gate C_g = C_ox W L, di drain e source ∝ W. Raddoppiando Z la resistenza dimezza e le capacità raddoppiano.Il transistor MOS come interruttore - soglia, caratteristiche e capacità →). Esempio ($V_{DD}=2{,}5\ \mathrm V$, $V_{T0}=0{,}4\ \mathrm V$, $\gamma=0{,}4\ \mathrm V^{1/2}$, $2\Phi_F=0{,}6\ \mathrm V$): si risolve $V_{out}=V_{DD}-V_T(V_{out})$ con $V_T=0{,}4+0{,}4(\sqrt{0{,}6+V_{out}}-\sqrt{0{,}6})$: $V_{out}=1{,}79\ \mathrm V$, $V_T=0{,}71\ \mathrm V$ (non $2{,}1\ \mathrm V$). Il p-MOS fa il contrario: trasmette bene l'$1$ ($V_{DD}$) e male lo $0$ (si ferma a $\lvert V_{Tp}\rvert$, con effetto body, perché il bulk è a $V_{DD}$).

Casi da ricordare:

• Serie di n-MOS con i gate tutti a $V_G$ e ingresso $V_{DD}$: l'uscita è $V_G-V_{Tn}$ (per $V_G=V_{DD}$: $V_{DD}-V_{Tn}$). Aggiungere transistor in serie con lo stesso gate non degrada ulteriormente il livello: ogni transistor si ferma allo stesso valore. (In un tema con $V_{Tn}<V_G<V_{DD}$ la risposta esatta è $V_G-V_{Tn}$, minore di $V_{DD}-V_{Tn}$; l'opzione $V_{DD}-V_{Tn}$ vale se $V_G=V_{DD}$.)
• n-MOS e p-MOS in serie (non in parallelo) tra $V_{in}$ e $V_{out}$, con i gate $G$ (n) e nG (p) che commutano da $0$ a $V_{DD}$ e viceversa: l'uscita alta è limitata dall'n-MOS, quella bassa dal p-MOS: $V_{OH}=V_{DD}-V_{Tn}$ e $V_{OL}=\lvert V_{Tp}\rvert=-V_{Tp}$ (con $V_{Tn}=-V_{Tp}$ e $V_{in}$ che va da $0$ a $V_{DD}$).
• Una rete di soli n-MOS che pilota un inverter: l'ingresso alto dell'inverter vale $V_{DD}-V_{Tn}<V_{DD}$, quindi il p-MOS dell'inverter non è del tutto spento e conduce una corrente di regime: consumo statico e uscita bassa dell'inverter non nulla ma di alcune decine di millivolt. Soluzioni: transistor di ripristino (level restorer) in retroazione, oppure gate di trasmissione.

Gate di trasmissione

La gate di trasmissione (transmission gate) è un n-MOS e un p-MOS in parallelo pilotati da segnali complementari: $G$ al gate dell'n-MOS e $\overline G$ (nG) al gate del p-MOS. Quando $G=V_{DD}$ sono entrambi accesi; quando $G=0$ entrambi spenti. Trasmette bene sia gli $0$ (l'n-MOS) sia gli $1$ (il p-MOS): nell'intervallo $0\ldots V_{DD}$ almeno uno dei due è in conduzione. La resistenza equivalente è il parallelo $R_n\parallel R_p$, che resta quasi costante al variare di $V_{out}$, perché dove $R_n$ cresce (uscita alta) $R_p$ cala e viceversa. Il prezzo: due transistor, due segnali di controllo ($G$ e $\overline G$) e capacità maggiori al nodo di uscita.

Capacità: un'AND a pass-transistor n-MOS con $C_g=C_d=C_s=1\ \mathrm{fF}$ che pilota un carico esterno di $5\ \mathrm{fF}$ ha al nodo di uscita due capacità di drain/source (i due transistor $\to$ $2\ \mathrm{fF}$) più il carico: $7\ \mathrm{fF}$. Sostituendo i pass-transistor con gate di trasmissione con un p-MOS uguale all'n-MOS, si aggiungono altri due drain/source: $9\ \mathrm{fF}$.

Porte a pass-transistor

• AND ($F=AB$): un n-MOS con gate $B$ trasmette $A$ all'uscita; un secondo n-MOS con gate $\overline B$ trasmette lo $0$ (ingresso $B$, che vale $0$ quando $\overline B=1$): $B=1\Rightarrow F=A$; $B=0\Rightarrow F=B=0$. Sono due transistor (contro i sei della AND CMOS: NAND più inverter).
• Multiplexer ($F=\overline S\,X+S\,Y$, oppure con ruoli scambiati): due pass-transistor (o gate di trasmissione) con gate $S$ e $\overline S$ che selezionano l'ingresso $X$ o $Y$. Lettura delle funzioni da schema: se il transistor con gate $C$ passa $Y$ e quello con gate $\overline C$ passa $X$ allora $F=C\,Y+\overline C\,X$.
• XOR ($F=A\oplus B$) a gate di trasmissione: una gate di trasmissione che passa $A$ quando $B=0$ e un'altra che passa $\overline A$ quando $B=1$ (ciascuna comandata da $B$ e $\overline B$): serve anche $\overline A$.
• Una rete di p-MOS come pass-transistor funziona da selettore con i livelli invertiti nei gate: due p-MOS pilotati da $B$ e $\overline B$ che passano $A$ e $B$ realizzano $A\cdot B$ (con livello basso degradato a $\lvert V_{Tp}\rvert$); più reti in cascata danno funzioni come $F=C\oplus(A\cdot B)$ (Esercizio 2 · pass-transistor a p-MOS, livelli degradati e ripristino con n-MOS di retroazione (tema d'esame giugno 2025)).
• Reti più ampie, come un decoder di colonna ad albero (Memorie a semiconduttore - struttura a matrice, decoder e ROMLe memorie a semiconduttore si classificano in lettura/scrittura (SRAM, DRAM: volatili) e sola lettura (ROM a maschera, PROM, EPROM, EEPROM, Flash: non volatili); l'accesso è casuale o non casuale (FIFO, registri a scorrimento, CAM). La struttura è a matrice di celle: una word line (WL) seleziona una riga attraverso il decoder di riga (N indirizzi → 2^N WL), una bit line (BL) porta il dato alla colonna scelta dal decoder/multiplexer di colonna e dal sense amplifier. La ROM a NOR ha per ogni bit line un p-MOS di carico e n-MOS dove il bit è 0 (con WL alta tirano la BL a massa): compatta e veloce; la ROM a NAND ha serie di n-MOS ed è molto più piccola ma più lenta. Ritardo di una WL: R del polisilicio × C dei gate (Elmore); di una BL: C dei drain con la R dei transistor o del carico.Memorie a semiconduttore - struttura a matrice, decoder e ROM →) o una matrice di n-MOS a quattro vie (Esercizio 6 · rete di pass-transistor n-MOS a quattro vie, funzione, livelli e ritardo (tema d'esame luglio 2025)), sono costruite con questi blocchi.

Ritardo di una catena di pass-transistor

Una catena di $n$ pass-transistor equivale a una scala RC: $n$ resistenze $R_{eq}$ in serie, con una capacità $C$ (somma di source, drain) per nodo. Il ritardo di Elmore (peso $k$ per la capacità del nodo $k$, perché vede $k$ resistenze: Porte logiche CMOS - ritardo di Elmore, fan-in e consumoIl ritardo di una porta dipende dalla configurazione degli ingressi: si calcola il caso peggiore (un solo cammino conduttivo, il più resistivo) e il caso migliore. Per una rete RC con transistor in serie si usa il ritardo di Elmore: t = 0,69 Σ_k C_k · R_k, con R_k la resistenza totale tra il nodo k e il generatore (massa o V_DD) lungo il cammino e C_k la capacità del nodo. Per NAND2 con R_n = R_p: t_pLH (caso peggiore) = 0,69 R_p C, t_pHL = 0,69·2R_n C, quindi t_pHL = 2 t_pLH; per NOR2 è l'opposto. Una NOR a N ingressi (tutti i transistor uguali, nodi interni trascurati): t_pLH = 0,69 R_p C N(N+1), t_pHL = 0,69 R_n C (N+1): il ritardo cresce col quadrato del fan-in, perciò si evitano fan-in maggiori di 4. Rimedi: dimensionamento progressivo (transistor più grandi dal lato opposto all'uscita), riordino degli ingressi (il più tardivo vicino all'uscita), cascata di porte con meno ingressi, buffer. La potenza dinamica dipende dalla probabilità di commutazione.Porte logiche CMOS - ritardo di Elmore, fan-in e consumo →) è $$t_p=0{,}69\,R_{eq}C\,\big(1+2+\dots+n\big)=0{,}69\,R_{eq}C\,\frac{n(n+1)}2\ \propto n^2.$$ Il ritardo cresce col quadrato del numero di stadi. Per ridurlo si inseriscono buffer (inverter, che rigenerano il livello e interrompono la scala) ogni $m$ pass-transistor: $$t_p=\frac nm\cdot0{,}69\,R_{eq}C\,\frac{m(m+1)}2+\Big(\frac nm-1\Big)t_{buf}\ \approx\ n\Big(0{,}345\,mR_{eq}C+\frac{t_{buf}}m\Big),$$ con minimo per $$m_{opt}=\sqrt{\frac{t_{buf}}{0{,}345\,R_{eq}C}}\approx1{,}7\sqrt{\frac{t_{buf}}{R_{eq}C}}.$$ Esempio: $n=16$, $R_{eq}=5\ \mathrm{k\Omega}$, $C=2\ \mathrm{fF}$ ($R_{eq}C=10\ \mathrm{ps}$), $t_{buf}=50\ \mathrm{ps}$. Senza buffer $t_p=0{,}69\cdot10\ \mathrm{ps}\cdot136=938\ \mathrm{ps}$; con un buffer ogni $m$ stadi: $m=2$: $516\ \mathrm{ps}$; $m=3$: $437\ \mathrm{ps}$; $m=4$: $426\ \mathrm{ps}$; $m=6$: $470\ \mathrm{ps}$; $m_{opt}=1{,}7\sqrt5=3{,}8$. Il buffer è utile anche perché ripristina il livello degradato: perciò inserire buffer in una lunga catena di pass-transistor serve a ripristinare i livelli logici e a ridurre il ritardo complessivo.

Errori comuni

• Dire che il pass-transistor n-MOS trasmette bene l'$1$: trasmette bene lo $0$.
• Dimenticare l'effetto body nel calcolo di $V_{DD}-V_{Tn}$: la soglia è più alta di $V_{T0}$.
• Scambiare serie e parallelo nella gate di trasmissione: sono in parallelo.
• Collegare un'uscita degradata a un inverter e non considerare il consumo statico.
• Usare $t_p\propto n$ per la catena: è proporzionale a $n^2$.