Esercizio 9porta pseudo-nMOS, capacità, livelli, ritardi e potenza statica (tema d'esame settembre 2026)

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1. Funzione logica

La PDN conduce se $A=1$ e ($B=1$ o $C=1$): $f=A\,(B+C)$. L'uscita è l'inversione: $F=\overline{A\,(B+C)}$. Con la PDN aperta, il carico porta $F$ a $V_{DD}$ ("1"); con la PDN conduttiva l'uscita scende a un livello basso $V_{FL}$ ("0").

2. Capacità del nodo $F$

Larghezze: $W_n=Z_nL=1{,}5\ \mu\mathrm m$, $W_p=Z_pL=0{,}5\ \mu\mathrm m$. Capacità di drain/source: $C_{dn}=1{,}5\cdot1{,}5=2{,}25\ \mathrm{fF}$, $C_{dp}=1{,}5\cdot0{,}5=0{,}75\ \mathrm{fF}$. Al nodo $F$ sono collegati il drain del p-MOS di carico, il drain dell'n-MOS $A$ e il carico esterno: $$C_F=C_L+C_{dp}+C_{dn}=60+0{,}75+2{,}25=\boxed{63\ \mathrm{fF}.}$$ (Nodo interno $X$: source di $A$ e drain di $B$ e $C$: $C_X=3\cdot2{,}25=6{,}75\ \mathrm{fF}$.)

3. Livelli $V_{FH}$ e $V_{FL}$

$V_{FH}$: con la PDN spenta nessuna corrente scorre nel p-MOS ($V_{SD}=0$): l'uscita sale a $V_{DD}$ (il carico è sempre acceso): $\boxed{V_{FH}=V_{DD}=2{,}5\ \mathrm V}$.

$V_{FL}$: con la PDN conduttiva p-MOS e PDN formano un partitore. Il caso peggiore (livello basso più alto) è quello con il minimo di transistor accesi: $A$ in serie con uno solo tra $B$ e $C$: due n-MOS in serie con $Z_n=6$ valgono un n-MOS con $Z_{n,eq}=3$. L'n-MOS equivalente è in lineare (tensione di gate-soglia $V_{GT}=V_{DD}-V_{Tn}=2{,}1\ \mathrm V$, $V_{DS}=V_{FL}$ piccolo), il p-MOS ($V_{SG}=V_{DD}$, $V_{GT,p}=2{,}1\ \mathrm V$) in saturazione perché $V_{SD}=V_{DD}-V_{FL}\approx2{,}3>2{,}1\ \mathrm V$: $$k'_nZ_{n,eq}\Big[V_{GT}V_{FL}-\frac{V_{FL}^2}2\Big]=\frac{\lvert k'_p\rvert}2Z_pV_{GT,p}^2\big(1+\lvert\lambda_p\rvert(V_{DD}-V_{FL})\big).$$ Con $k'_nZ_{n,eq}=115\cdot3=345\ \mu\mathrm A/\mathrm V^2$ e, per il p-MOS, $\dfrac{30}2\cdot2\cdot2{,}1^2=132{,}3\ \mu\mathrm A$: $$345\,\big(2{,}1\,V_{FL}-0{,}5\,V_{FL}^2\big)=132{,}3\,\big(1{,}25-0{,}1\,V_{FL}\big)\ \Rightarrow\ 172{,}5\,V_{FL}^2-737{,}7\,V_{FL}+165{,}4=0,$$ e la radice accettabile ($V_{FL}<V_{GT}$) è $$\boxed{V_{FL}=0{,}237\ \mathrm V}\quad(\text{caso peggiore: una sola via }A\!-\!B\text{ o }A\!-\!C).$$ Controllo delle regioni: n-MOS $V_{DS}=0{,}24<2{,}1$ ✓ lineare; p-MOS $V_{SD}=2{,}26>2{,}1$ ✓ saturazione. Se conducono $B$ e $C$: $Z_{n,eq}=4$ (la serie di $A$ con il parallelo $B\parallel C$, $6\cdot12/18=4$) e $V_{FL}=0{,}176\ \mathrm V$ (senza $\lambda$ per la via singola: $0{,}191\ \mathrm V$). Il livello basso non è $0$: è ben sotto $V_{DD}/2$, ma costa potenza (punto 6).

4. Ritardo di salita $t_{pLH}$

Nella salita ($F$ da basso ad alto) la PDN è spenta e l'uscita è caricata solo dal p-MOS di carico attraverso $R_p=R_{p0}/Z_p=31{,}4/2=15{,}7\ \mathrm{k\Omega}$ (approssimando $V_{FL}\approx0$): $$t_{pLH}=0{,}69\,R_p\,C_F=0{,}69\cdot15{,}7\ \mathrm{k\Omega}\cdot63\ \mathrm{fF}=\boxed{682\ \mathrm{ps}.}$$ (L'integrazione numerica del circuito RC dà $686\ \mathrm{ps}$.) È un ritardo elevato: il carico è un p-MOS debole ($Z_p=2$) che deve caricare $63\ \mathrm{fF}$.

5. Ritardo di discesa $t_{pHL}$

Nella discesa conducono la PDN (caso peggiore: $A$ e uno solo di $B$, $C$) e il p-MOS di carico resta acceso: con l'approssimazione richiesta ($V_{FL}=0$) si trascura la corrente del carico, quindi il circuito è la scala RC di due n-MOS in serie: $R_n=R_{n0}/Z_n=13{,}2/6=2{,}2\ \mathrm{k\Omega}$ ciascuno, con il nodo interno $X$ ($6{,}75\ \mathrm{fF}$, peso $1$) e l'uscita ($63\ \mathrm{fF}$, peso $2$): $$\tau=R_nC_X+2R_nC_F=2{,}2\cdot6{,}75+4{,}4\cdot63=14{,}9+277{,}2=292\ \mathrm{ps},\qquad t_{pHL}=0{,}69\cdot292=\boxed{201\ \mathrm{ps}.}$$ (Senza nodo interno: $191\ \mathrm{ps}$; con $B$ e $C$ entrambi accesi: $149\ \mathrm{ps}$.) La discesa è molto più veloce della salita ($201$ contro $682\ \mathrm{ps}$): è la caratteristica della pseudo-nMOS (Logica pseudo-nMOS e logiche a caricoNella logica pseudo-nMOS (a rapporto, ratioed) la PUN della CMOS complementare è sostituita da un solo p-MOS con gate a massa, sempre acceso, che fa da carico per la PDN a n-MOS. Così servono N+1 transistor invece di 2N e la capacità di ingresso è minore, ma l'uscita bassa non è 0: V_OL si ricava uguagliando la corrente dell'n-MOS (zona lineare) a quella del p-MOS (saturazione), ed esiste potenza statica quando l'uscita è bassa (P = V_DD·I). V_OH = V_DD. Per V_OL piccola serve Z_n ≫ Z_p; il ritardo di salita è lento (carica solo il p-MOS debole: t_pLH = 0,69 R_p C_L), quello di discesa è più veloce (t_pHL ≈ 0,69 R_n C_L). Lo stesso schema (carichi p-MOS a massa) si ritrova nelle ROM a NOR.Logica pseudo-nMOS e logiche a carico →); il contrasto con il p-MOS è trascurato (approssimazione ottimistica).

6. Potenza statica

• $F=$ "1" (PDN spenta): nessun cammino tra $V_{DD}$ e massa: $\boxed{P=0}$ (si trascurano le perdite).
• $F=$ "0" (PDN conduttiva): corrente continua $I=I_{Dp}$ nel punto di lavoro. Nel caso peggiore ($V_{FL}=0{,}237\ \mathrm V$): $I=132{,}3\,(1{,}25-0{,}1\cdot0{,}237)=162\ \mu\mathrm A$: $$\boxed{P=V_{DD}\cdot I=2{,}5\cdot162\ \mu\mathrm A=0{,}41\ \mathrm{mW}}$$ (con $B$ e $C$ accesi: $163\ \mu\mathrm A$, $0{,}41\ \mathrm{mW}$: la corrente è fissata dal p-MOS di carico, quasi indipendente dalla PDN). La potenza statica non dipende dal numero di n-MOS in conduzione ma dal carico: un $Z_p$ più piccolo ridurrebbe la potenza e il $V_{FL}$ ma allungherebbe $t_{pLH}$.

Verifica numerica

Python: soluzione di $I_{Dn}=I_{Dp}$ con le formule del corso ($V_{FL}=0{,}2373\ \mathrm V$ per $Z_{n,eq}=3$ e $0{,}1762\ \mathrm V$ per $Z_{n,eq}=4$, $I=162{,}2$ e $163{,}0\ \mu\mathrm A$); capacità $C_F=63\ \mathrm{fF}$, $C_X=6{,}75\ \mathrm{fF}$; tempi: $t_{pLH}=682\ \mathrm{ps}$, $t_{pHL}=201{,}5\ \mathrm{ps}$ (Elmore) e $204{,}8\ \mathrm{ps}$ (integrazione numerica della scala RC).

Errori comuni

• Dire che $V_{FL}=0$: in pseudo-nMOS è un livello di partitore (qui $0{,}18$–$0{,}24\ \mathrm V$).
• Usare $R_n$ per $t_{pLH}$: la salita è del p-MOS di carico ($R_p=15{,}7\ \mathrm{k\Omega}$).
• Dimenticare la potenza statica nello stato basso.
• Contare nel nodo $F$ anche i gate degli ingressi o dimenticare il drain del p-MOS.